CN110111832A - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置包括存储器单元阵列、读/写电路和控制逻辑。存储器单元阵列包括多个存储块。读/写电路对存储器单元阵列的所选页执行读/写操作。地址解码器存储关于所述多个存储块中的每一个的坏块标记数据，并响应于地址信号而输出坏块标记数据。控制逻辑控制读/写电路测试所述多个存储块中是否发生了缺陷，并且控制地址解码器存储表示所述多个存储块中是否发生了缺陷的测试结果作为坏块标记数据。

Description

半导体存储器装置及其操作方法
技术领域
本公开总体上涉及电子装置，更具体地讲，涉及一种半导体存储器装置及其操作方法。
背景技术
存储器装置可按照串与半导体基板水平布置的二维结构形成，或者按照串与半导体基板垂直布置的三维结构形成。三维半导体器件是为了克服二维半导体器件中的集成度限制而设计的存储器装置，并且可包括垂直地层叠在半导体基板上的多个存储器单元。
发明内容
实施方式提供了一种能够降低测试成本和测试时间的半导体存储器装置。
实施方式还提供了一种能够降低测试成本和测试时间的半导体存储器装置的操作方法。
根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其被配置为包括多个存储块；读/写电路，其被配置为对存储器单元阵列的所选页执行读/写操作；地址解码器，其被配置为存储关于多个存储块中的每一个的坏块标记数据，并且响应于地址信号而输出坏块标记数据；以及控制逻辑，其被配置为控制读/写电路测试多个存储块中是否发生了缺陷，并且控制地址解码器存储表示多个存储块中是否发生了缺陷的测试结果作为坏块标记数据。
存储器单元阵列可包括修复区域和主区域，其各自包括至少一个存储块。
控制逻辑可通过收集坏块标记数据来生成坏块信息，并且基于坏块信息生成修复映射信息。
存储器单元阵列可包括额外区域，该额外区域包括至少一个存储块。控制逻辑可控制读/写电路将坏块信息和修复映射信息中的至少一个编程在额外区域的存储块中。
控制逻辑可控制读/写电路将坏块信息和修复映射信息中的至少一个备份到主区域的存储块中。
根据本公开的一方面，提供了一种操作包括多个存储块的半导体存储器装置的方法，该方法包括以下步骤：对多个存储块中的每一个执行坏块标记；基于坏块标记的结果生成坏块信息；基于坏块信息生成修复映射信息；以及将坏块信息和修复映射信息中的至少一个编程在多个存储块中的至少一个中。
执行坏块标记的步骤可包括以下步骤：检测多个存储块当中的所选存储块中是否发生了缺陷；以及基于通过检测所选存储块中是否发生了缺陷而获得的结果，更新与所选存储块对应的坏块锁存器的数据。
坏块锁存器可被包括在半导体存储器装置的地址解码器中。
在生成坏块信息时，可通过收集存储在坏块锁存器中的数据来生成坏块信息。
多个存储块可被区分以属于修复区域、额外区域和主区域中的任一个。在生成修复映射信息时，可通过将属于额外区域和主区域的存储块当中的具有缺陷的至少一个存储块映射到属于修复区域的存储块来生成修复映射信息。
生成修复映射信息的步骤可包括以下步骤：生成关于属于额外区域的存储块的修复映射信息；以及生成关于属于主区域的存储块的修复映射信息。
根据本公开的一方面，提供了一种操作包括多个存储块的半导体存储器装置的方法，该方法包括以下步骤：将备份的先前坏块标记结果加载到多个存储块当中的至少一个存储块中；对多个存储块中的每一个执行坏块标记；基于坏块标记的结果生成坏块信息；基于坏块信息生成修复映射信息；将坏块信息和修复映射信息中的至少一个备份到多个存储块中的至少一个中；以及将坏块信息和修复映射信息中的至少一个编程在多个存储块中的至少一个中。
多个存储块可被区分以属于修复区域、额外区域和主区域中的任一个。在将坏块信息和修复映射信息中的至少一个备份到多个存储块中的至少一个中时，坏块信息和修复映射信息中的至少一个可被正常编程在属于主区域的存储块中。
加载先前坏块标记结果的步骤可包括以下步骤：读取编程在主区域中的坏块信息；以及将包括在所读取的坏块信息中的坏块标记结果存储在坏块锁存器中。
多个存储块可被区分以属于修复区域、额外区域和主区域中的任一个。在将坏块信息和修复映射信息中的至少一个编程在多个存储块中的至少一个中时，坏块信息和修复映射信息中的至少一个可被CAM编程在属于额外区域的存储块中。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储电路，其被配置为访问包括在其中的多个存储块；以及控制电路，其被配置为：对多个存储块执行坏块标记操作；作为坏块标记操作的结果，生成表示多个存储块当中的缺陷存储块的坏块标记数据；基于坏块标记数据对缺陷存储块执行修复操作；以及控制存储电路将坏块标记数据以及作为修复操作的结果的修复映射信息存储到多个存储块当中的一个正常存储块中。
附图说明
现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。在全部附图中，类似的标号指代类似的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的实施方式的图。
图3是示出图2的存储块当中的任一个存储块的电路图。
图4是图2的存储块当中的一个存储块的另一实施方式的电路图。
图5是更详细地示出图1所示的半导体存储器装置的一些组件的框图。
图6是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的结构的图。
图7是示出图5的第一解码器的框图。
图8是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图9是示出图8所示的执行坏块标记的步骤的示例性实施方式的流程图。
图10是详细示出图8所示的生成修复映射信息的步骤的流程图。
图11是更详细地示出图10所示的生成额外区域的修复映射信息的步骤的流程图。
图12是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图13是示出包括图1所示的半导体存储器装置的存储器系统的框图。
图14是示出图13所示的存储器系统的应用示例的框图。
图15是示出包括参照图14描述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅简单地作为例示示出并描述了本公开的特定示例性实施方式。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所描述的实施方式可按照各种不同的方式修改。因此，附图和描述本质上将被视为是例示性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者在二者间插入一个或更多个中间元件的情况下间接连接或联接到另一元件。另外，当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件，除非有不同的公开。
以下，将参照附图详细描述本公开的示例性实施方式。使用相同的标号来指代与其它图中所示的那些元件相同的元件。在以下描述中，可仅描述理解根据示例性实施方式的操作所需的部分，其它部分的描述可被省略以免使实施方式的重要概念模糊。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到读/写电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元，并且可被配置成具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可被配置成具有二维结构的存储器单元阵列。在一些实施方式中，存储器单元阵列110可被配置成具有三维结构的存储器单元阵列。此外，包括在存储器单元阵列110中的多个存储器单元中的每一个可存储至少一位数据。在实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储两位数据的多级单元(MLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储三位数据的三级单元(TLC)。在另一实施方式中，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储四位数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可包括各自存储五位或更多位数据的多个存储器单元。
地址解码器120、读/写电路130、控制逻辑140和电压发生器150作为驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为对所接收的地址中的块地址进行解码。地址解码器120根据所解码的块地址选择至少一个存储块。在读操作期间的读电压施加操作中，地址解码器120将电压发生器150所生成的读电压Vread施加到所选存储块中的所选字线，并且将通过电压Vpass施加到其它未选字线。在编程验证操作中，地址解码器120将电压发生器150所生成的验证电压施加到所选存储块中的所选字线，并且将通过电压Vpass施加到其它未选字线。
地址解码器120被配置为对所接收的地址中的列地址进行解码。地址解码器120将所解码的列地址发送到读/写电路130。
半导体存储器装置100的读操作和编程操作以页为单位执行。在读操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储块和一条字线。由地址解码器120将列地址解码以提供给读/写电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可在存储器单元阵列110的读操作中作为“读电路”操作，在存储器单元阵列110的写操作中作为“写电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读操作和编程验证操作中为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在向联接到存储器单元的位线连续地供应感测电流时感测根据对应存储器单元的编程状态而流动的电流的量的改变，并将所感测的改变作为感测数据锁存。读/写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读操作中，读/写电路130通过感测存储器单元的数据来暂时地存储读取的数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在示例性实施方式中，除了页缓冲器(或页寄存器)之外，读/写电路130还可包括列选择电路等。
控制逻辑140联接到地址解码器120、读/写电路130和电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL而控制半导体存储器装置100的总体操作。另外，控制逻辑140输出用于控制多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可控制读/写电路130执行存储器单元阵列110的读操作。
在读操作中，电压发生器150响应于从控制逻辑140输出的控制信号而生成读电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑140的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
地址解码器120、读/写电路130和电压发生器150可用作用于对存储器单元阵列110执行读操作、写操作和擦除操作的“外围电路”。外围电路在控制逻辑140的控制下对存储器单元阵列110执行读操作、写操作和擦除操作。
图2是示出图1的存储器单元阵列的实施方式的图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。各个存储块具有三维结构。各个存储块包括层叠在基板上方的多个存储器单元。所述多个存储器单元沿着+X、+Y和+Z方向布置。各个存储块的结构将参照图3和图4更详细地描述。
图3是示出图2的存储块BLK1至BLKz当中的任一个存储块BLKa的电路图。
参照图3，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，m个单元串布置在行方向(即，+X方向)上。尽管图3示出两个单元串布置在列方向(即，+Y方向)上，但本公开不限于此。即，为了描述方便，将理解，三个单元串可布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST与存储器单元MC1至MCn可具有彼此相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图3中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在+Z方向的相反方向上依次布置，并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串联接到在列方向上延伸的位线。在图3中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元构成一个页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一个页。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的单元串可被选择。当字线WL1至WLn中的任一个被选择时，可在所选单元串中选择一个页。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可设置至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可设置至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当设置大量虚拟存储器单元时，存储块BLKa的操作的可靠性改进。另一方面，存储块BLKa的尺寸增大。当设置少量虚拟存储器单元时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作的可靠性可能劣化。
为了有效地控制至少一个虚拟存储器单元，虚拟存储器单元可具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，以使得虚拟存储器单元可具有所需的阈值电压。
图4是示出图2的存储块BLK1至BLKz当中的一个存储块BLKb的另一实施方式的电路图。
参照图4，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿着+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括在存储块BLKb下方层叠在基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，除了从图4中的各个单元串排除管式晶体管PT之外，图4的存储块BLKb具有与图3的存储块BLKa相似的电路。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可设置至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可设置至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当设置大量虚拟存储器单元时，存储块BLKb的操作的可靠性改进。另一方面，存储块BLKb的尺寸增大。当设置少量虚拟存储器单元时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作的可靠性可能劣化。
为了有效地控制至少一个虚拟存储器单元，虚拟存储器单元可具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，以使得虚拟存储器单元可具有所需的阈值电压。
图5是更详细地示出图1所示的半导体存储器装置的一些组件的框图。
参照图5，半导体存储器装置可包括存储器单元阵列110、地址解码器120、读/写电路131和132、控制逻辑140和存储单元160。尽管图5中未示出，将理解，根据本公开的实施方式的半导体存储器装置100还可如图1所示包括电压发生器150。
存储器单元阵列110被配置为包括多个平面。更具体地讲，如图5所示，存储器单元阵列110包括第一平面P1和第二平面P2。此外，半导体存储器装置包括分别与第一平面P1和第二平面P2对应的第一读/写电路131和第二读/写电路132。
第一平面P1和第二平面P2中的每一个包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到第一读/写电路131或第二读/写电路132。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元，并且多个存储器单元当中的联接到同一字线的存储器单元被定义为一个页。即，多个存储块BLK1至BLKz中的每一个配置有多个页。另外，多个存储块BLK1至BLKz中的每一个包括多个单元串。多个单元串中的每一个包括串联联接在位线与源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。
地址解码器120包括第一解码器121和第二解码器122。
第一解码器121可响应于第一使能信号BEN1而被启用，并且响应于地址信号ADDR而选择包括在第一平面P1中的多个存储块BLK1至BLKz当中的至少一个存储块。
第二解码器122可响应于第二使能信号BEN2而被启用，并且响应于地址信号ADDR而选择包括在第二平面P2中的多个存储块BLK1至BLKz当中的至少一个存储块。
控制逻辑130控制地址解码器120以及第一读/写电路131和第二读/写电路132的操作。控制逻辑140可通过输出第一使能信号BEN1和第二使能信号BEN2来更新存储在第一解码器121和第二解码器122中的坏块标记数据。另外，控制逻辑130可基于坏块标记数据生成坏块信息BBI。另外，控制逻辑130可基于坏块信息BBI生成修复映射信息RMI。所生成的坏块信息BBI和所生成的修复映射信息RMI可被暂时地存储在存储单元160中。另外，所生成的坏块信息BBI和所生成的修复映射信息RMI可被存储在存储器单元阵列110中。在实施方式中，存储单元160可被配置成暂时地存储数据的DRAM或SRAM。尽管图5示出存储单元160与控制逻辑140分开配置，将理解，在一些实施方式中，存储单元160可被一体地配置在控制逻辑140中。
在根据本公开的实施方式的半导体存储器装置100中，通过测试各个存储块而获得的结果被存储在地址解码器120的解码器121或122中。更具体地讲，作为通过测试各个存储块而获得的结果的坏块标记数据被存储在解码器121或122中的坏块锁存器(未示出)中。坏块锁存器将稍后参照图7描述。此外，控制逻辑140基于存储在坏块锁存器中的坏块标记数据来生成坏块信息和修复映射信息。所生成的坏块信息和所生成的修复映射信息可被暂时地存储在存储单元160中，并最终被编程在存储器单元阵列110的内容可寻址存储器(CAM)区域中。
存储器单元阵列110可包括CAM区域。CAM区域可包括至少一个存储块中所包括的多个存储器单元。与CAM区域对应的存储块可以是CAM块。CAM块和存储块可具有相同的结构。半导体存储器装置100的设定信息可存储在CAM区域中。
具体地讲，与数据输入/输出操作有关地设定的条件或其它信息可被存储在CAM区域中。在实施方式中，读/写执行数(P/E循环)、坏列地址和坏块信息可被存储在CAM区域中。另外，执行半导体存储器装置100的操作所需的可选信息(例如，编程电压信息、读电压信息、擦除电压信息、关于单元的栅氧化物层的厚度的信息等)可被存储在CAM区域中。在实施方式中，修复映射信息可被存储在CAM区域中。当向半导体存储器装置100供电时，存储在CAM区域中的信息可由读/写电路130(131和132)读取，并且半导体存储器装置100可被控制以在基于所读取的信息设定的条件下执行存储器单元的输入/输出操作。设定信息可在半导体存储器装置100的测试阶段存储在CAM区域中。传统上，各个存储块的测试结果被传送到在半导体存储器装置的外部的测试设备，进而由测试设备生成坏块信息和修复映射信息。因此，当在封装之前测试多个半导体存储器装置时，由于测试大量半导体存储器装置，所以在测试设备中需要大容量存储器以存储各个半导体存储器装置中所包括的存储块的测试结果。另外，测试设备需要用于处理大量计算的高性能以生成与多个半导体存储器装置对应的坏块信息和修复映射信息。
在根据本公开的实施方式的半导体存储器装置及其操作方法中，在对各个存储块执行缺陷测试之后，缺陷测试的结果自主地作为坏块标记数据存储在设置在半导体存储器装置100中的坏块锁存器L1至Lz中。此外，基于坏块标记数据在半导体存储器装置100中内部生成坏块信息和修复映射信息。另外，坏块信息和修复映射信息可在生成之后立即被存储在CAM区域中。因此，在没有传统上所需的具有大容量资源的任何测试设备的情况下，可执行对半导体存储器装置100的存储块的坏块测试以及用于将坏块测试的结果存储在CAM区域中的CAM编程。因此，半导体存储器装置的测试成本和测试时间可减少。
图6是示出根据本公开的实施方式的半导体存储器装置100的存储器单元阵列110的结构的图。
参照图6，存储器单元阵列110可包括四个平面P1、P2、P3和P4。平面P1、P2、P3和P4分别包括修复区域111_A、111_B、111_C和111_D、额外区域113_A、113_B、113_C和113_D以及主区域115_A、115_B、115_C和115_D。各个区域可被配置为包括至少一个存储块。
在图5所示的实施方式中示出存储器单元阵列110包括第一平面P1和第二平面P2的情况。然而，在根据本公开的实施方式的半导体存储器装置100中，包括在存储器单元阵列110中的平面的数量不限于两个。例如，如图6所示，存储器单元阵列110可包括四个平面P1至P4。在另一实施方式中，存储器单元阵列110可包括数量大于图6所示的平面。
以下，为了描述方便，将作为示例描述存储器单元阵列110包括四个平面P1至P4的情况。
图7是示出图5的第一解码器的框图。
包括在地址解码器120中的第一解码器121和第二解码器122具有相似的配置和联接关系，因此，将作为示例描述第一解码器121。
参照图7，第一解码器121包括块选择部分121A和通过部分121B。
块选择部分121A包括分别与存储块BLK1至BLKz对应的多个块选择单元121A_1至121A_z。多个块选择单元121A_1至121A_z中的每一个响应于第一使能信号BEN1而被启用，并且当输入地址信号ADDR指示存储块BLK1至BLKz当中的对应块的地址时输出块选择信号BLKWL1至BLKWLz中的一个。另外，多个块选择单元121A_1至121A_z包括用于存储各个存储块BLK1至BLKz的坏块信息的坏块锁存器L1至Lz。
通过部分121B包括分别与存储块BLK1至BLKz对应的多个通过单元121B_1至121B_z。多个通过单元121B_1至121B_z联接到全局字线GWL。响应于从块选择部分121A输出的块选择信号BLKWL1至BLKWLz，多个通过单元121B_1至121B_z将全局字线GWL联接到多个存储块BLK1至BLKz当中的所选存储块的字线WL。全局字线GWL将操作电压传送到所选存储块的联接的字线WL。
坏块锁存器L1至Lz中的每一个可存储指示对应存储块BLK1至BLKz是不是坏块的坏块标记数据。此外，坏块锁存器L1至Lz中的每一个可响应于地址信号ADDR而输出所存储的坏块标记数据。
控制逻辑可基于坏块标记数据生成坏块信息和修复映射信息。坏块信息和修复映射信息的生成将稍后参照图8至图12描述。
传统上，各个存储块的测试结果被传送到在半导体存储器装置的外部的测试设备，进而坏块信息和修复映射信息由测试设备生成。因此，当在封装之前测试多个半导体存储器装置时，由于测试大量半导体存储器装置，所以在测试设备中需要大容量存储器以存储包括在各个半导体存储器装置中的存储块的测试结果。另外，测试设备需要用于处理大量计算的高性能，以生成与多个半导体存储器装置对应的坏块信息和修复映射信息。
在根据本公开的实施方式的半导体存储器装置及其操作方法中，在对各个存储块执行缺陷测试之后，缺陷测试的结果自主地作为坏块标记数据存储在设置在半导体存储器装置100中的坏块锁存器L1至Lz中。此外，基于坏块标记数据在半导体存储器装置100中内部生成坏块信息和修复映射信息。另外，坏块信息和修复映射信息可在生成之后立即存储在CAM区域中。因此，可在没有传统上所需的具有大容量资源的任何测试设备的情况下执行对半导体存储器装置100的存储块的坏块测试以及用于将坏块测试的结果存储在CAM区域中的CAM编程。因此，半导体存储器装置的测试成本和测试时间可减少。
图8是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。以下，根据本公开的实施方式的半导体存储器装置100的操作方法将参照图5至图8一起描述。
在步骤S100中，对包括在半导体存储器装置100中的多个存储块执行坏块标记。作为示例，由在半导体存储器装置100的外部的测试设备输入测试码，以测试各个存储块中是否发生了缺陷。控制逻辑140可控制测试处理。在测试处理中，可对各个存储块执行多次测试。在步骤S100中，可生成各个存储块的测试结果作为与对应存储块对应的坏块标记数据。存储块BLK1至BLKz的坏块标记数据可分别在坏块锁存器L1至Lz中。例如，当坏块标记数据具有值“1”时，这可指示对应存储块是坏块，当坏块标记数据具有值“0”，这可指示对应存储块是正常块。在测试开始时存储在坏块锁存器L1至Lz中的坏块标记数据可被初始化为“0”。当确定特定存储块是坏块时，可通过将存储在对应坏块锁存器中的坏块标记数据的值从“0”更新为“1”来执行坏块标记。
在上述示例中，假设当存储在坏块锁存器中的数据表示“1”时，这可指示对应存储块是坏块，当存储在坏块锁存器中的数据表示“0”时，这可指示对应存储块是正常块。然而，将理解，相反情况也是可能的。例如，当存储在坏块锁存器中的数据表示“1”时，这可指示对应存储块是正常块，当存储在坏块锁存器中的数据表示“0”时，这可指示对应存储块是坏块。
在步骤S200中，可基于坏块标记的结果生成坏块信息BBI。坏块信息BBI可以是通过收集作为步骤S100中的坏块标记的结果存储在各个坏块锁存器L1至Lz中的坏块标记数据而获得的信息。作为示例，坏块信息BBI可包括下表1中所示的信息。
表1
参照表1，存储器单元阵列110包括如图6所示的四个平面P1至P4。平面P1至P4中的每一个包括修复区域、额外区域和主区域。包括在一个平面中的修复区域包括四个存储块。包括在一个平面中的额外区域包括两个存储块。包括在一个平面中的主区域包括多个存储块。
可以看出，包括在第一平面P1的修复区域中的存储块当中的由“1”指示的第一存储块失败。因此，第一平面P1的修复区域的第一存储块是坏块。第一平面P1的修复区域的第二至第四存储块是正常块。
此外，第一平面P1的额外区域的第一存储块也是坏块。另外，第一平面P1的额外区域的第二存储块是CAM区域并且是正常块。如表1所示，可以看出，CAM区域是无法修复的区域。
第一平面P1的主区域的第一至第七、第九、第十和第十二存储块是正常块。此外，第一平面P1的主区域的第八和第十一存储块是坏块。
类似地，可以看出，包括在第二平面P2的修复区域中的存储块当中的由“2”指示的第二存储块失败。因此，第二平面P2的修复区域的第二存储块是坏块。第二平面P2的修复区域的第一、第三和第四存储块是正常块。
此外，第二平面P2的额外区域的第一存储块也是坏块。另外，第二平面P2的额外区域的第二存储块是CAM区域并且是正常块。
第二平面P2的主区域的所有存储块是正常块。
此外，包括在第三平面P3的修复区域中的存储块当中的第三存储块是坏块。第三平面P3的修复区域的第一、第二和第四存储块是正常块。
此外，第三平面P3的额外区域的第一存储块也是坏块。另外，第三平面P3的额外区域的第二存储块是CAM区域并且是正常块。
第三平面P3的主区域的第六至第九存储块是坏块。第三平面P3的主区域的其它存储块是正常块。
此外，包括在第四平面P4的修复区域中的存储块当中的第一存储块是坏块。第四平面P4的修复区域的第二、第三和第四存储块是正常块。
此外，第四平面P4的额外区域的第一存储块是正常块。另外，第四平面P4的额外区域的第二存储块是CAM区域并且是正常块。
第四平面P4的主区域的第三、第五、第七和第九存储块是坏块。第四平面P4的主区域的其它存储块是正常块。
如表1所示，可通过读取存储在分别与存储块BLK1至BLKz对应的坏块锁存器L1至Lz中的坏块标记数据并收集所读取的坏块标记数据来生成坏块信息BBI。在该处理中，控制逻辑140可通过依次读取存储在地址解码器120的解码器121和122中的每一个中所包括的坏块锁存器L1至Lz中的坏块标记数据来生成坏块信息BBI。如图5所示，所生成的坏块信息BBI可被暂时地存储在存储单元160中。
在步骤S300中，基于所生成的坏块信息BBI生成修复映射信息RMI。修复映射信息RMI可以是指示哪一坏块被映射到修复区域中所包括的存储块的数据。例如，修复映射信息RMI可如下表2所示配置。
表2
如上面参照表1所述，平面P1至P4中的每一个的修复区域包括四个存储块。以下，形成修复映射信息的方法将参照表1和表2一起描述。
首先，将描述第一平面P1。参照表1，第一平面P1的修复区域的第一存储块是坏块，并且第一平面P1的额外区域的第一存储块是坏块。因此，包括在第一平面P1的修复区域中的存储块当中的不是坏块并且具有最高优先级的第二存储块被映射到额外区域的第一存储块。另外，第一平面P1的主区域的第八和第十一存储块被依次映射到修复区域的第三和第四存储块。这些细节关于表2的第一平面P1描述。
将描述第二平面P2。参照表1，第二平面P2的修复区域的第二存储块是坏块，并且第二平面P2的额外区域的第一存储块是坏块。因此，包括在第二平面P2的修复区域中的存储块当中的不是坏块并且具有最高优先级的第一存储块被映射到额外区域的第一存储块。另外，由于第二平面P2的主区域不包括任何坏块，所以不再执行修复映射。因此，第二平面的修复区域的第三和第四存储块保持未使用状态。这些细节关于表2的第二平面P2描述。
将描述第三平面P3。参照表1，第三平面P3的修复区域的第三存储块是坏块，并且第三平面P3的额外区域的第一存储块是坏块。因此，包括在第三平面P3的修复区域中的存储块当中的不是坏块并且具有最高优先级的第一存储块被映射到额外区域的第一存储块。另外，第三平面P3的主区域的第六至第九存储块是坏块。由于留在修复区域中的存储块的数量为2(修复区域的第二和第四存储块)，所以主区域的第六和第七存储块被依次映射到修复区域的第二和第四存储块。此外，由于修复区域中当前没有留下任何存储块，所以主区域的第八和第九存储块没有映射到修复区域。
将描述第四平面P4。参照表1，第四平面P4的修复区域的第一存储块是坏块，并且第四平面P4的额外区域不包括任何坏块。此外，第四平面P4的主区域的第三、第五、第七和第九存储块是坏块。由于修复区域中留下的存储块的数量为3(修复区域的第二至第四存储块)，所以主区域的第三、第五和第七存储块被依次映射到修复区域的第二至第四存储块。此外，由于修复区域中当前没有留下任何存储块，所以主区域的第九存储块没有映射到修复区域。
参照表2，当生成修复映射信息时，首先生成关于平面P1至P4中的每一个的额外区域的修复映射信息，然后生成修复映射信息。这是因为额外区域的空间安全性可能比主区域的空间安全性更重要，因此，向额外区域提供优先级。因此，当额外区域和主区域中存在坏块时，首先修复额外区域，然后修复主区域。
这样，可如表2所示生成修复映射信息RMI。如图5所示，所生成的修复映射信息RMI可被暂时地存储在存储单元160中。
在步骤S400中，可将坏块信息BBI和修复映射信息RMI编程在包括在额外区域中的存储块中。如表1中所述，额外区域中的第二存储块构成CAM区域，并且坏块信息BBI和修复映射信息RMI可被编程在CAM区域中。为此，坏块信息BBI和修复映射信息RMI可被传送到读/写电路130、131和132，以被编程在对应存储块中。
如上所述，在根据本公开的实施方式的半导体存储器装置及其操作方法中，在半导体存储器装置100中内部生成各个存储块的缺陷测试以及与其对应的坏块信息和修复映射信息。另外，所生成的坏块信息和所生成的修复映射信息可在生成之后立即存储在CAM区域中。因此，对半导体存储器装置100的存储块的坏块测试以及用于将坏块测试的结果存储在CAM区域中的CAM编程可在没有传统上所需的具有大容量资源的任何测试设备的情况下执行。
图9是示出图8所示的执行坏块标记的步骤S100的示例性实施方式的流程图。
参照图9，首先，在步骤S110基于测试码检测所选存储块中是否发生了缺陷。在步骤S110中，可按照各种方式检测所选存储块中是否发生了缺陷。例如，可按照这样的方式检测所选存储块中是否发生了缺陷：确定在将测试码编程在对应存储块中之后，是否通过读操作正常地完成编程。在另一示例中，可基于在执行擦除操作之后，擦除操作是否失败来检测所选存储块中是否发生了缺陷。将理解，对应存储块中是否发生了缺陷可按照其它各种方式来检测。
在步骤S120中，当检测对应存储块中是否发生了缺陷时，确定所选存储块是不是坏块。当所选存储块是坏块时，在步骤S130更新与所选存储块对应的坏块锁存器的坏块标记数据。如上面参照图7所述，可存储指示与坏块锁存器L1至Lz对应的存储块BLK1至BLKz是不是坏块的坏块标记数据。作为示例，在测试开始时，坏块锁存器L1至Lz可被初始化以存储“0”。然后，当所选存储块被确定为坏块时，在步骤S130中存储在对应坏块锁存器中的数据可被更新为“1”。然后，方法进行至步骤S140。如图中所示，当作为步骤S120的确定结果，所选存储块是正常块时，方法进行至步骤S140，而不执行步骤S130。
在步骤S140中，确定是否对所有存储块完全执行了测试。当对所有存储块完全执行了测试时，坏块标记可结束。当还未对所有存储块完全执行测试时，可在步骤S150选择与所选存储块相邻的下一存储块，并且可对下一存储块重复地执行步骤S110至S140。
图10是详细示出图8所示的生成修复映射信息的步骤S300的流程图。
参照图10，首先，在步骤S310生成额外区域的修复映射信息RMI，然后在步骤S330生成主区域的修复映射信息RMI。如上面参照表2所述，当生成修复映射信息RMI时，可生成关于平面P1至P4中的每一个的额外区域的修复映射信息RMI，然后可生成关于主区域的修复映射信息RMI。
图11是更详细地示出图10所示的生成额外区域的修复映射信息RMI的步骤S310的流程图。
首先，在步骤S311基于坏块信息BBI确定额外区域的所选存储块中是否发生了缺陷。可参考在步骤S200中生成的表2所示的坏块信息BBI。作为通过在步骤S312确定所选存储块是不是坏块而获得的结果，当所选存储块是坏块时，在步骤S313确定修复区域中是否存在未映射的存储块。当修复区域中存在未映射的存储块时，在步骤S314将修复区域的未映射的存储块映射至当前所选存储块。然后，方法进行至步骤S315。当修复区域中不存在任何额外存储块时，无法执行步骤S314，因此方法进行至步骤S315。
此外，当作为步骤S312的确定结果，所选存储块是正常块时，不需要修复映射，因此，方法立即进行至步骤S315。
在步骤S315中，确定是否完全生成关于所有存储块的修复映射信息。当完全生成关于所有存储块的修复映射信息时，修复映射信息的生成结束。当没有完全生成关于所有存储块的修复映射信息时，在步骤S316选择下一存储块，并且重复步骤S311至S315。
参照图11示出生成额外区域的修复映射信息的处理。然而，生成主区域的修复映射信息的步骤S330可类似地执行，因此，将省略其详细描述。
图12是示出根据本公开的另一实施方式的半导体存储器装置的操作方法的流程图。
参照图12，半导体存储器装置的操作方法包括：步骤S50，将备份的先前坏块标记数据加载到半导体存储器装置中；步骤S100，对包括在半导体存储器装置中的多个存储块执行坏块标记；步骤S200，基于坏块标记结果生成坏块信息BBI；步骤S300，基于坏块信息BBI生成修复映射信息RMI；步骤S350，将所生成的坏块信息和所生成的修复映射信息备份到包括在主区域中的存储块中；以及步骤S400，将所生成的坏块信息和所生成的修复映射信息编程在包括在额外区域中的存储块中。图12所示的步骤当中的步骤S100、S200、S300和S400基本上与图8所示的步骤S100、S200、S300和S400相同，因此，将省略重复的描述。
首先，参照图8，在步骤S200生成坏块信息BBI并且在步骤S300生成修复映射信息RMI之后，可能发生在正将坏块信息BBI和修复映射信息RMI编程在CAM区域中时或者在坏块信息BBI和修复映射信息RMI被编程之前半导体存储器装置1000突然断电的情况。根据图8的实施方式，该操作方法将从对所有存储块执行坏块标记的步骤S100重新开始。
根据图12所示的实施方式，在在步骤S200生成坏块信息BBI并且在步骤S300生成修复映射信息RMI之后，在步骤S350将所生成的坏块信息BBI和所生成的修复映射信息RMI备份到包括在主区域中的存储块中。在备份之后，当在执行步骤S400之前或者在正在执行步骤S400时半导体存储器装置100断电时，在步骤S50中加载先前坏块标记数据。更具体地讲，在步骤S50中，可从断电之前备份到主区域中的坏块信息BBI提取坏块标记数据，然后将该坏块标记数据存储在坏块锁存器L1至Lz中。从步骤S100，不对加载了坏块标记数据的存储块执行坏块标记，而仅对其它存储块执行坏块标记。因此，可在备份的时间点重新开始坏块标记处理，因此，可减少重复的坏块标记。
在步骤S350中，使用正常编程方法将坏块信息BBI和修复映射信息RMI编程在主区域中。另一方面，在步骤S400中，使用CAM编程方法将坏块信息BBI和修复映射信息RMI编程在包括在额外区域的CAM区域中的存储块中。CAM编程方法可以是比正常编程方法更可靠的编程方法。例如，CAM编程方法可以是相同的数据重复地编程预定次数的操作方法，以使得即使当存储器单元稍后劣化时，也可稳定地执行读操作。例如，尽管在正常编程方法中包括在数据中的一位被编程在一个存储器单元中，但是在CAM编程方法中可将一位数据重复地编程在两个或更多个存储器单元中。因此，尽管步骤S350的正常编程方法具有较短的编程时间，但步骤S400的CAM编程方法可具有较长的编程时间。因此，半导体存储器装置很有可能将在步骤S400中断电。为了预防这种情况，在步骤S350中在短时间内将坏块信息和修复映射信息备份到主区域中。
图13是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图13，存储器系统1000包括半导体存储器装置100和控制器1200。
半导体存储器装置100可如参照图1至图12所述配置和操作。以下，将省略重复的描述。
控制器1200联接到主机Host和半导体存储器装置100。控制器1200被配置为响应于来自主机Host的请求访问半导体存储器装置100。例如，控制器1200被配置为控制半导体存储器装置100的读、写、擦除和后台操作。控制器1200被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1200被配置为驱动用于控制半导体存储器装置100的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210用作处理单元1220的工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1220控制控制器1200的总体操作。
主机接口1230包括用于在主机Host与控制器1200之间交换数据的协议。在实施方式中，控制器1200被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1240与半导体存储器装置100接口。例如，存储器接口1240可包括NAND接口或NOR接口。
纠错块1250被配置为使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。
控制器1200和半导体存储器装置100可被集成到一个半导体器件中。在示例性实施方式中，控制器1200和半导体存储器装置100可被集成到一个半导体器件中，以构成存储卡。例如，控制器1200和半导体存储器装置100可被集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1200和半导体存储器装置100可被集成到一个半导体器件中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为在半导体存储器中存储数据的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接到存储器系统1000的主机Host的操作速度可显著改进。
作为另一示例，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置或者构成计算系统的各种组件之一等的电子装置的各种组件之一来提供。
在示例性实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的方式来封装。
图14是示出图13的存储器系统1000的应用示例2000的框图。
参照图14，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被分成多个组。
在图14中，示出了多个组通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可与参照图1所描述的半导体存储器装置100相同地配置和操作。
各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参照图13所描述的控制器1200相似地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图14中，示出了多个半导体存储器芯片联接到一个通道。然而，将理解，存储器系统2000可被修改，使得一个半导体存储器芯片联接到一个通道。
图15是示出包括参照图14所描述的存储器系统2000的计算系统3000的框图。
参照图15，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图15中，示出了半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图15中，示出了提供参照图14所描述的存储器系统2000。然而，存储器系统2000可被参照图13所描述的存储器系统1000代替。在实施方式中，计算系统3000可被配置为包括参照图13和图14所描述的存储器系统1000和2000二者。
根据本公开，可提供一种能够减少测试成本和测试时间的半导体存储器装置。
此外，根据本公开，可提供一种能够减少测试成本和测试时间的半导体存储器装置的操作方法。
本文已公开了示例实施方式，尽管采用了特定术语，但这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2018年2月1日提交的韩国专利申请号10-2018-0012929的优先权，其整体通过引用并入本文。

Claims (16)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储块；
读/写电路，该读/写电路被配置为对所述存储器单元阵列的所选页执行读/写操作；
地址解码器，该地址解码器被配置为存储关于所述多个存储块中的每一个的坏块标记数据，并且响应于地址信号而输出所述坏块标记数据；以及
控制逻辑，该控制逻辑被配置为控制所述读/写电路测试所述多个存储块中是否发生了缺陷，并且控制所述地址解码器存储表示所述多个存储块中是否发生了缺陷的测试结果作为所述坏块标记数据。
2.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括各自包括至少一个存储块的修复区域和主区域。
3.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑通过收集所述坏块标记数据来生成坏块信息，并且基于所述坏块信息来生成修复映射信息。
4.根据权利要求3所述的半导体存储器装置，其中，所述存储器单元阵列包括额外区域，所述额外区域包括至少一个存储块，
其中，所述控制逻辑控制所述读/写电路将所述坏块信息和所述修复映射信息中的至少一个编程在所述额外区域的存储块中。
5.根据权利要求4所述的半导体存储器装置，其中，所述控制逻辑控制所述读/写电路将所述坏块信息和所述修复映射信息中的至少一个备份到所述主区域的存储块中。
6.一种操作包括多个存储块的半导体存储器装置的方法，该方法包括以下步骤：
对所述多个存储块中的每一个执行坏块标记；
基于所述坏块标记的结果来生成坏块信息；
基于所述坏块信息来生成修复映射信息；以及
将所述坏块信息和所述修复映射信息中的至少一个编程在所述多个存储块中的至少一个中。
7.根据权利要求6所述的方法，其中，执行所述坏块标记的步骤包括以下步骤：
检测所述多个存储块当中的所选存储块中是否发生了缺陷；以及
基于通过检测所述所选存储块中是否发生了缺陷而获得的结果，更新与所述所选存储块对应的坏块锁存器的数据。
8.根据权利要求7所述的方法，其中，所述坏块锁存器被包括在所述半导体存储器装置的地址解码器中。
9.根据权利要求7所述的方法，其中，在生成所述坏块信息的步骤中，通过收集存储在所述坏块锁存器中的数据来生成所述坏块信息。
10.根据权利要求6所述的方法，其中，所述多个存储块被区分以属于修复区域、额外区域和主区域中的任一个，
其中，在生成所述修复映射信息的步骤中，通过将属于所述额外区域和所述主区域的多个存储块当中的具有缺陷的至少一个存储块映射到属于所述修复区域的存储块来生成所述修复映射信息。
11.根据权利要求10所述的方法，其中，生成所述修复映射信息的步骤包括以下步骤：
生成关于属于所述额外区域的存储块的修复映射信息；以及
生成关于属于所述主区域的存储块的修复映射信息。
12.一种操作包括多个存储块的半导体存储器装置的方法，该方法包括以下步骤：
将备份的先前坏块标记结果加载到所述多个存储块当中的至少一个存储块中；
对所述多个存储块中的每一个执行坏块标记；
基于所述坏块标记的结果来生成坏块信息；
基于所述坏块信息来生成修复映射信息；
将所述坏块信息和所述修复映射信息中的至少一个备份到所述多个存储块中的至少一个中；以及
将所述坏块信息和所述修复映射信息中的至少一个编程在所述多个存储块中的至少一个中。
13.根据权利要求12所述的方法，其中，所述多个存储块被区分以属于修复区域、额外区域和主区域中的任一个，
其中，在将所述坏块信息和所述修复映射信息中的所述至少一个备份到所述多个存储块中的至少一个中的步骤中，所述坏块信息和所述修复映射信息中的至少一个被正常编程在属于所述主区域的存储块中。
14.根据权利要求13所述的方法，其中，加载所述先前坏块标记结果的步骤包括以下步骤：
读取编程在所述主区域中的所述坏块信息；以及
将包括在所读取的坏块信息中的坏块标记结果存储在坏块锁存器中。
15.根据权利要求12所述的方法，其中，所述多个存储块被区分以属于修复区域、额外区域和主区域中的任一个，
其中，在将所述坏块信息和所述修复映射信息中的至少一个编程在所述多个存储块中的至少一个中的步骤中，所述坏块信息和所述修复映射信息中的至少一个被CAM编程在属于所述额外区域的存储块中。
16.一种存储器装置，该存储器装置包括：
存储电路，该存储电路被配置为访问包括在其中的多个存储块；以及
控制电路，该控制电路被配置为：
对所述多个存储块执行坏块标记操作；
生成表示所述多个存储块当中的缺陷存储块的坏块标记数据作为所述坏块标记操作的结果；
基于所述坏块标记数据对所述缺陷存储块执行修复操作；以及
控制所述存储电路将所述坏块标记数据和作为所述修复操作的结果的修复映射信息存储到所述多个存储块当中的一个正常存储块中。
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