CN109388578A - 存储装置及其操作方法 - Google Patents

存储装置及其操作方法 Download PDF

Info

Publication number
CN109388578A
CN109388578A CN201810235068.6A CN201810235068A CN109388578A CN 109388578 A CN109388578 A CN 109388578A CN 201810235068 A CN201810235068 A CN 201810235068A CN 109388578 A CN109388578 A CN 109388578A
Authority
CN
China
Prior art keywords
block
tube core
bad block
bad
reserved
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810235068.6A
Other languages
English (en)
Other versions
CN109388578B (zh
Inventor
金敏基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109388578A publication Critical patent/CN109388578A/zh
Application granted granted Critical
Publication of CN109388578B publication Critical patent/CN109388578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开一种具有改进操作速度的存储装置及其操作方法。存储装置可包括被配置成控制多个管芯的存储器控制器，每一个管芯包括两个或更多个平面。存储器控制器可包括：保留块信息存储单元，其被配置成存储保留块信息，该保留块信息是与包括在多个管芯中的保留块有关的信息；以及坏块管理控制单元，其被配置成当分别包括在多个管芯中的存储块中出现坏块时，基于保留块信息，根据任意一个可用保留块是否被包括在坏块所属的平面中，来设置用于替换坏块的保留块，其中坏块所属的平面在包含坏块的管芯的两个或更多个平面之中。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2017年8月11日提交的申请号为10-2017-0102471的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，示例性实施例涉及一种存储装置及操作该存储装置的方法。
背景技术
存储装置是用于在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。存储装置的示例包括用于将数据存储在磁盘中的装置，如硬盘驱动器(HDD)，以及用于将数据存储在半导体存储器中，特别是存储在非易失性存储器中的装置，如固态驱动器(SSD)或存储卡。
非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
本公开的各个实施例涉及一种具有改进操作速度的存储装置及操作该存储装置的方法。
本公开的实施例可提供用于控制多个管芯的存储器控制器，其中每一个管芯包括两个或更多个平面。存储器控制器可包括：保留块信息存储单元，其被配置成存储保留块信息，该保留块信息是与包括在多个管芯中的保留块有关的信息；以及坏块管理控制单元，其被配置成当分别包括在多个管芯中的存储块中出现坏块时，基于保留块信息，根据任意一个可用保留块是否被包括在坏块所属的平面中，来设置用于替换坏块的保留块，其中坏块所属的平面在包含坏块的管芯的两个或更多个平面之中。
本公开的实施例可提供一种操作用于控制多个管芯的存储器控制器的方法，其中每一个管芯包括两个或更多个平面。该方法可包括：检测分别包括在多个管芯中的存储块之中出现的坏块；以及根据任意可用保留块是否被包括在坏块所属的平面中，来设置用于替换坏块的保留块，其中坏块所属的平面在包含坏块的管芯的两个或更多个平面之中。
本公开的实施例可提供一种存储装置。存储装置可包括多个管芯和存储器控制器，每一个管芯包括两个或更多个平面，存储器控制器被配置成控制多个管芯，其中该存储器控制器包括：坏块管理单元，被配置成当分别包括在多个管芯中的存储块中出现坏块时，根据任何可用保留块是否被包括在坏块所属的平面中，来设置用于替换坏块的保留块，并且利用设置的保留块替换坏块，其中坏块所属的平面在包含坏块的管芯的两个或更多个平面之中。
本公开的实施例可提供一种存储器系统。存储器系统可包括：第一管芯和第二管芯，其适于以交错方式访问其中的数据；以及控制器，其适于当第一管芯中没有可用保留块时，利用第二管芯的保留块来替换第一管芯的坏块，并且控制第二管芯以将本应编程到坏块中的第一数据编程到替换的块中，同时控制第一管芯以将第二数据编程到第一管芯的正常块中。
附图说明
图1是示出根据本公开的实施例的存储装置的示图。
图2是示出图1的存储器装置的结构的示图。
图3是示出图2的存储器单元阵列的实施例的示图。
图4是示出图3的多个存储块BLK1至BLKz之中的任意一个存储块BLKa的电路图。
图5是示出图3的存储块BLK1至BLKz中的任意一个存储块BLKb的示例的电路图。
图6是示出图3的多个存储块BLK1至BLKz之中的任意一个存储块BLKc的示例的电路图。
图7是示出根据实施例的多平面结构的图2所示的存储器单元阵列的框图。
图8是描述当利用不同于坏块所属平面的平面中的保留块替换坏块时所执行的操作的示图。
图9是示出根据本公开的实施例的存储器控制器的操作的流程图。
图10是示出图9所示的利用不同于坏块所属管芯的管芯中的保留块替换坏块的方法的流程图。
图11是描述图1的坏块管理单元的结构的示图。
图12是描述图11的保留块信息的示图。
图13是描述根据本公开的实施例的当利用不同于坏块所属管芯的管芯中的保留块替换坏块时所执行的操作的示图。
图14是示出图1的存储器控制器的实施例的示图。
图15是示出包括根据本公开的实施例的存储装置的存储卡系统的应用示例的框图。
图16是示出包括根据本公开的实施例的存储装置的固态驱动器(SSD)系统的应用示例的框图。
图17是示出包括根据本公开的实施例的存储装置的用户系统的应用示例的框图。
具体实施方式
在本说明书或申请中引入的本公开的实施例中的具体结构或功能描述仅用于描述本公开的实施例。描述不应被解释为受限于本说明书或申请中描述的实施例。
本公开将不基于实施例进行详细描述。然而，本公开可以许多不同的形式来实现，并且不应被解释为仅限于本文提出的实施例，而是应被解释为覆盖落入本公开的构思和技术范围内的修改、等同物或替换方案。然而，这不旨在将本公开限制为特定的实践模式，并且应理解的是，不背离本公开的实质和技术范围的所有改变、等同物和替换方案都包括在本公开中。
将理解的是，虽然可在本文中使用术语“第一”和/或“第二”来描述各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，以下描述的第一元件也可被称为第二元件。同样，第二元件也可被称为第一元件。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，其可以直接联接或连接到另一元件，或者在其间可存在中间元件。相反地，应理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。诸如“在……之间”、“直接在……之间”、“相邻于”或“直接相邻于”的解释元件间的关系的其它表述应以相同的方式解释。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定存在所陈述的特征、整数、步骤、操作、元件、部件和/或其组合，但并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，本文使用的术语应当被解释为具有与其在本说明书和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
将省略对本领域技术人员熟知的功能和结构的详细描述，以避免模糊本公开的主题。这样旨在省略不必要的描述，以便使本公开的主题清晰。
参照附图描述本公开的实施例，以便详细地描述本公开，使得本公开所属技术领域的普通技术人员可以容易地实践本公开。
图1是示出根据本公开的实施例的存储装置的示图。
参照图1，存储装置50可包括存储器装置100和存储器控制器200。
存储器装置100可存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每一个存储块可包括多个存储器单元。存储器装置100可在存储器控制器200的控制下将数据顺序地或随机地存储在存储块中。在实施例中，存储器装置100的示例可包括：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)。在实施例中，存储器装置100可被实施为三维(3D)阵列结构。本公开不仅可应用于其中电荷存储层被实施为导电浮栅(FG)的闪速存储器，而且还可应用于其中电荷存储层被实施为绝缘层的电荷撷取闪速(CTF)存储器。
存储器装置100可从存储器控制器200接收命令和地址，并且访问存储器单元阵列中响应于该地址而选择的区域。也就是说，存储器装置100可对响应于地址而选择的区域执行对应于命令的操作。例如，存储器装置100可执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可将数据编程在响应于地址而选择的区域中。在读取操作期间，存储器装置100可从响应于地址而选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在响应于地址而选择的区域中的数据。
存储器控制器200可响应于来自主机300的请求来控制存储器装置100的操作，或者可控制存储器装置100的操作，而不考虑来自主机300的请求。
例如，存储器控制器200可控制存储器装置100，以响应于来自主机300的请求执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可向存储器装置100提供编程命令、物理地址和数据。在读取操作期间，存储器控制器200可向存储器装置100提供读取命令和物理地址。在擦除操作期间，存储器控制器200可向存储器装置100提供擦除命令和物理地址。
在实施例中，存储器控制器200可在未接收到来自主机300的请求的情况下自主地生成编程命令、地址和数据，并且将它们传输到存储器装置100。例如，存储器控制器200可向存储器装置100提供命令、地址和数据以执行后台操作，例如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
存储器控制器200可运行固件(FW)，用以控制存储器装置100。当存储器装置100为闪速存储器装置时，存储器控制器200可操作诸如闪存转换层(FTL)的固件，用以控制主机300和存储器装置100之间的通信。
详细地，存储器控制器200可将包括在来自主机300的请求中的逻辑地址转换成物理地址。
当包括在存储器装置100中的多个存储块之中出现坏块时，应当检测坏块并利用正常块替换坏块，以保证存储器装置的可靠性。这种坏块可以是数据无法正常存储或读取的块。在实施例中，在运送存储器装置100时，坏块可能最初包括在存储器装置100中，或者可能由于随后的因素而出现坏块。例如，坏块可能由于各种原因而出现。在实施例中，可能由于列故障、干扰、磨损等而出现坏块。进一步地，当出现坏块时，存储器装置100在执行存储器控制器200提供的诸如读取命令或编程命令的命令时失败，并且能够将表示命令执行失败的信号传输到存储器控制器200。存储器控制器200可将执行命令失败的存储块识别为坏块。
因为数据不能存储在坏块中，所以应利用正常块替换坏块。因此，当存储器装置100中出现坏块时，存储器控制器200可控制存储器装置100，使得存储器装置100提供将替换坏块的正常替换块(即，保留块)。
根据本公开的实施例，存储器控制器200可进一步包括坏块管理单元210。
坏块管理单元210可通过将坏块的地址映射到保留块的地址来利用作为正常块的保留块替换坏块。坏块管理单元210可刷新和更新表示逻辑地址与物理地址之间的映射关系的地址映射表。通过这种刷新和更新，坏块管理单元210可将坏块的逻辑地址转换成保留块的物理地址，使得坏块的逻辑地址对应于保留块的物理地址，并且可将更新的地址映射表存储在包括在存储器控制器200或存储器装置100中的RAM中。因此，当从主机300接收到坏块的数据访问请求(例如，读取请求)时，存储器控制器200可参照更新的地址映射表将保留块的物理地址提供给存储器装置100。
在本公开的实施例中，存储器控制器200可控制多个存储器装置。在这种情况下，坏块管理单元210可利用包括在不同存储器装置中的正常块替换坏块。为此，存储器控制器200的坏块管理单元210可包括表示关于包括在多个存储器装置中的保留块的信息的保留块信息(未示出)。
稍后将参照图7至图12详细描述坏块管理单元210利用正常块替换坏块的方法。
在各个实施例中，存储器控制器200可以交错方式控制多个存储器装置。例如，存储器控制器200可控制多个存储器装置，使得可以在共享单个通道的同时以交错方式进行数据输入/输出操作。多个存储器装置可分别对应于联接到单个通道的多个路径(way)。
主机300可使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及降低负载的DIMM(LRDIMM)。
图2是示出图1的存储器装置100的结构的示图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接到读取和写入电路123。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元为非易失性存储器单元。在多个存储器单元中，联接到相同字线的存储器单元被定义为单个页面。也就是说，存储器单元阵列110包括多个页面。在实施例中，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个虚拟单元。一个或多个虚拟单元可串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的存储器单元可各自被实施为能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
外围电路120可包括地址解码器121、电压发生器122、读取和写入电路123以及数据输入/输出电路124。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110，从而执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和共源线。在实施例中，字线可包括正常字线和虚拟字线。在实施例中，行线RL可进一步包括管道(pipe)选择线。
地址解码器121可在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可对接收到的地址ADDR的块地址进行解码。地址解码器121响应于解码的块地址从存储块BLK1至BLKz中选择至少一个存储块。地址解码器121可对接收到的地址ADDR的行地址进行解码。地址解码器121可响应于解码的行地址，通过将从电压发生器122提供的电压施加到至少一个字线WL来选择所选择的存储块的至少一个字线。
在编程操作期间，地址解码器121可将编程电压施加到所选择的字线并将电平低于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选择的字线并将高于验证电压的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可将读取电压施加到所选择的字线并将高于读取电压的通过电压施加到未选择的字线。
在实施例中，可基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可对块地址进行解码，并响应于解码的块地址来选择单个存储块。在擦除操作期间，地址解码器121可将接地电压施加到与所选择的存储块联接的字线。
在实施例中，地址解码器121可对接收到的地址ADDR的列地址进行解码。解码的列地址DCA可被传输到读取和写入电路123。在示例性实施例中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的部件。
电压发生器122可使用提供给存储器装置100的外部电源电压来产生多个电压。电压发生器122在控制逻辑130的控制下操作。
在实施例中，电压发生器122可通过调节外部电源电压来产生内部电源电压。通过电压发生器122产生的内部电源电压用作存储器装置100的操作电压。
在实施例中，电压发生器122可使用外部电源电压或内部电源电压来产生多个电压。电压发生器122可产生存储器装置100所需的各种电压。例如，电压发生器122可产生多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
例如，电压发生器122可包括用于接收内部电源电压的多个泵浦电容器，并且可在控制逻辑130的控制下通过选择性地激活泵浦电容器来产生多个电压。
所产生的电压可通过地址解码器121提供给存储器单元阵列110。
读取和写入电路123包括第一至第m页面缓冲器PB1至PBm。第一至第m页面缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm联接到存储器单元阵列110。第一至第m页面缓冲器PB1至PBm在控制逻辑130的控制下操作。
第一至第m页面缓冲器PB1至PBm与数据输入/输出电路124进行数据通信。在编程操作期间，第一至第m页面缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL接收待存储的数据DATA。
在编程操作期间，当编程脉冲被施加到每一个所选择的字线时，第一至第m页面缓冲器PB1至PBm可通过位线BL1到BLm将通过数据输入/输出电路124接收到的数据DATA传输到所选择的存储器单元。所选择的页面中的存储器单元基于传输的数据DATA进行编程。联接到施加有编程许可电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可被保持。在编程验证操作期间，第一至第m页面缓冲器通过位线BL1至BLm从所选择的存储器单元读取页面数据。
在读取操作期间，读取和写入电路123通过位线BL从所选择的页面中的存储器单元读取数据DATA，并将读取的数据DATA输出到数据输入/输出电路124。
在擦除操作期间，读取和写入电路123可允许位线BL浮动。在实施例中，读取和写入电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一至第m页面缓冲器PB1至PBm。数据输入/输出电路124可在控制逻辑130的控制下操作。
数据输入/输出电路124可包括用于接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可从外部控制器(未示出)接收待存储的数据DATA。在读取操作期间，数据输入/输出电路124可将从包括在读取和写入电路123中的第一至第m页面缓冲器PB1至PBm接收到的数据输出到外部控制器。
控制逻辑130可联接到地址解码器121、电压发生器122、读取和写入电路123以及数据输入/输出电路124。控制逻辑130可控制存储器装置100的全部操作。控制逻辑130可响应于从外部装置接收到的命令CMD而进行操作。
图3是示出图2的存储器单元阵列110的实施例的示图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块中的每一个可具有二维(2D)或三维(3D)结构。存储块中的每一个可包括堆叠在衬底上的多个存储器单元。如图3所示，当存储块具有3D结构时，存储器单元阵列110可包括多个存储块BLK1至BLKz，每一个存储块都具有3D结构(或垂直结构)。多个存储器单元沿+X轴方向、+Y轴方向和+Z轴方向布置。将参照图4和图5更详细地描述存储块中的每一个的结构。
图4是示出图3的多个存储块BLK1至BLKz之中的任意一个存储块BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，m个单元串沿行方向(即正(+)X方向)布置。在图4中，两个单元串被示为沿列方向(即正(+)Y方向)布置。然而，该示图是为了便于描述，并且将理解的是，三个或更多个单元串可沿列方向布置。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可分别具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括通道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可为每一个单元串设置用于提供通道层的柱(pillar)。在实施例中，可为每一个单元串设置用于提供通道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST连接在共源线CSL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单个源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp顺序地布置在正(+)Z方向的相反的方向上，并且串联连接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn顺序地布置在+Z方向上，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT而彼此联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MCp+1至MCn之间。行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到相同字线的存储器单元构成单个页面。例如，在第一行中的单元串CS11至CS1m中，联接到第一字线WL1的存储器单元构成单个页面。在第二行中的单元串CS21至CS2m中，联接到第一字线WL1的存储器单元构成单个附加页面。可通过选择漏极选择线DSL1和DSL2中的任意一个来选择布置在单个行的方向上的单元串。可通过选择字线WL1至WLn中的任意一个来从所选择的单元串中选择单个页面。
在实施例中，可提供偶数位线和奇数位线，代替第一至第m位线BL1至BLm。此外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可分别联接到偶数位线，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可用作虚拟存储器单元。例如，提供一个或多个虚拟存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCp之间的电场。或者，提供一个或多个虚拟存储器单元以减少漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当着提供较多的虚拟存储器单元时，提高了存储块BLKa的操作的可靠性，但增加了存储块BLKa的大小。当提供较少的存储器单元时，存储块BLKa的大小减小，但存储块BLKa的操作的可靠性可能劣化。
为了有效地控制一个或多个虚拟存储器单元，虚拟存储器单元中的每一个可具有所需的阈值电压。在执行存储块BLKa的擦除操作之前或之后，可对全部或部分虚拟存储器单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，因此虚拟存储器单元可具有所需的阈值电压。
图5是示出图3的多个存储块BLK1至BLKz中的任意一个存储块BLKb的示例的电路图。
参照图5，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿正(+)Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在存储块BLKb下方的衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每一个单元串的源极选择晶体管SST连接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到单个源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，除每一个单元串无管道晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa的电路基本相似的电路。
在实施例中，可提供偶数位线和奇数位线，代替第一至第m位线BL1至BLm。此外，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可分别联接到偶数位线，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可用作虚拟存储器单元。例如，提供一个或多个虚拟存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCn之间的电场。或者，提供一个或多个虚拟存储器单元以减少漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多的虚拟存储器单元时，提高了存储块BLKb的操作的可靠性，但增加了存储块BLKb的大小。当提供较少的存储器单元时，存储块BLKb的大小减小，但存储块BLKb的操作的可靠性可能劣化。
为了有效地控制一个或多个虚拟存储器单元，虚拟存储器单元中的每一个可具有所需的阈值电压。在执行存储块BLKb的擦除操作之前或之后，可对全部或部分虚拟存储器单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，因此虚拟存储器单元可具有所需的阈值电压。
图6是示出图3的多个存储块BLK1至BLKz中的任意一个存储块BLKc的示例的电路图。
参照图6，存储块BLKc可包括多个串SR。多个串SR可分别联接到多个位线BL1至BLn。每一个串SR可包括源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST。
每一个串SR中的源极选择晶体管SST可联接在存储器单元MC和共源线CSL之间。多个串SR的源极选择晶体管SST可共同联接到共源线CSL。
每一个串SR中的漏极选择晶体管DST可联接在存储器单元MC和对应的位线BL之间。多个串SR的漏极选择晶体管DST可分别联接到位线BL1至BLn。
在每一个串SR中，多个存储器单元MC可设置在源极选择晶体管SST和漏极选择晶体管DST之间。在每一个串SR中，存储器单元MC可彼此串联联接。
在串SR中，设置在距共源线CSL相同的顺序位置处的存储器单元MC可共同联接到单个字线。多个串SR的存储器单元MC可联接到多个字线WL1至WLm。
在存储块BLKc中，可基于存储块来执行擦除操作。当基于存储块执行擦除操作时，存储块BLKc中的所有存储器单元MC可响应于单个擦除请求而被同时擦除。
图7是示出根据实施例的多平面结构的图2的存储器单元阵列110的框图。
参照图7，存储器单元阵列110可包括多个平面。虽然图7示出了单个存储器装置包括两个平面PLANE0和PLANE1的情况，但本公开不限于此。也就是说，在其它实施例中，包括在存储器装置中的平面的数量可以是三个或更多。例如，存储器装置可包括四个平面或八个平面。然而，为便于描述和说明的目的，将参照图7描述具有两个平面的存储器装置的示例情况。
单个平面可包括多个存储块BLK0至BLKk。进一步地，因为多个平面中的每一个都包括独立的页面缓冲器PB，所以可对多个平面同时执行编程操作、读取操作或擦除操作。这种操作称为“多平面操作”。
多个平面中的每一个可包括主块BLK0至BLKi和保留块BLKi+1至BLKk。
主块BLK0至BLKi可以是存储数据的区域，保留块BLKi+1至BLKk可以是用于替换主块BLK0至BLKi中的坏块的正常块。
根据现有技术，当管芯的平面中出现坏块时，存储器控制器200利用管芯的该平面的任意一个保留块替换坏块。其原因在于，当利用包括在管芯中的相同平面中的保留块替换坏块时，可以进行多平面操作，即多个平面的同时操作。例如，当PLANE0的主块中出现坏块时，该坏块可利用PLANE0的保留块替换，而当PLANE1的主块中出现坏块时，该坏块可利用PLANE1的保留块替换。
然而，当包括在坏块所属平面中的所有保留块都被占用时，该坏块可利用与包括坏块的平面不同的平面的保留块来替换。在这种情况下，在对应的管芯中，不能执行多平面操作。其原因在于，对相同的平面重复执行了相同的操作。例如，假设PLANE0的主块中出现坏块，并且PLANE0中的所有保留块都被占用，则该坏块可利用PLANE1中的保留块来替换。
通过交错操作或多平面操作来并行处理具有相对较长的操作时间的编程操作可能更有助于提高闪速存储器的性能。例如，当第一平面的坏块被第二平面中的保留块替换时，因为响应于针对第一平面和第二平面两者的编程命令应当重复执行对相同的第二平面的编程操作，所以不能在第一平面和第二平面之间执行多平面操作。此处，可能会出现开销(overhead)。
图8是描述当利用不同于坏块所属平面的平面中的保留块替换坏块时所执行的操作的示图。
在图8中，假设存储器控制器200控制五个存储器管芯(DIE0至DIE4)而进行描述。单个存储器管芯对应于以上参照图2描述的单个存储器装置。在图8中，描述了存储器控制器200以交错方式对与DIE0至DIE4相对应的存储器装置执行编程操作的情况。
当假设DIE0至DIE4联接到相同通道时，不能同时执行数据输入操作(即，数据传输操作)。为补偿这种操作，存储器控制器200可将数据顺序地输入(传输)到DIE0至DIE4，并且各个存储器管芯DIE0至DIE4可利用输入数据执行编程操作。在图8中，“Tprog”表示每一个管芯利用输入数据执行编程操作的时间。
图8示出了当DIE4的平面中的坏块利用DIE4的不同平面中的保留块进行替换时执行的操作。
参照图7和图8，可对DIE0至DIE3执行多平面操作。也就是说，当对DIE0至DIE3执行数据传输操作时，待传输到包括在DIE0至DIE3中的每一个中的PLANE0和PLANE1的对应数据可被输入(即，传输)，并且在时间“Tprog”期间，数据片可被同时存储在包括在两个平面中的存储块中。
然而，在DIE4的情况下，坏块利用属于另一平面的保留块进行替换，因此对相同平面重复执行了编程操作。例如，假设DIE4的PLANE1中出现坏块，并且利用DIE4的PLANE0中的保留块进行替换，则对PLANE0的编程操作可能被执行两次。因此，如图8中符号“Tprog(1)”所示，为了对DIE4中的PLANE0的主块执行编程操作，对PLANE0执行数据传输操作，然后执行编程操作。此后，如图8中符号“Tprog(2)”所示，为了对PLANE0中的保留块执行编程操作，执行数据传输操作并对PLANE0中的保留块执行编程操作。因此，由于通过多平面操作的编程操作不能并行执行，因此可能出现“Tprog(1)”的执行时间的开销。
图9是示出根据本公开的实施例的存储器控制器200的操作的流程图。
参照图9，在步骤901中，存储器控制器200可检测第一管芯的第一平面中的坏块。
在步骤903中，存储器控制器200可确定第一平面中是否存在可用保留块。如果确定第一平面中存在可用保留块(即，步骤903中为“Y”)，则进程继续进行至步骤905。在步骤905中，存储器控制器200利用第一平面的保留块替换坏块。
然而，如果确定第一平面中不存在可用保留块(即，步骤903中为“N”)，则进程继续进行至步骤907。在步骤907中，存储器控制器200可利用包括在不同于第一管芯的第二管芯中的保留块来替换坏块。
图10是示出如图9所示的利用不同于第一管芯的第二管芯中的保留块来替换坏块的步骤907的流程图。
参照图10，在步骤1001中，存储器控制器200可设置保留管芯。例如，存储器控制器200可将第二管芯设置成保留管芯。
在实施例中，当所有管芯都以交错方式操作时，可将保留管芯设置成所有管芯中在操作时序上与包括坏块的管芯相比具有最大差异的管芯。例如，当从DIE1至DIE10总共10个管芯以交错方式操作并且在10个管芯中的DIE8中出现坏块时，保留管芯可以是DIE3。
在步骤1003中，存储器控制器200可利用包括在第二管芯或保留管芯(即，前一示例中的DIE3)中的保留块中的任意一个来替换第一管芯(即，前一示例中的DIE8)中的坏块。
图11是描述图1的坏块管理单元210的结构的示图。
参照图11，坏块管理单元210可包括坏块管理控制单元211和保留块信息存储单元212。
坏块管理控制单元211可检测坏块。在制造存储器装置时，坏块可以最初包括在存储器装置中，或者可能由于随后的因素而出现坏块。例如，坏块可能由于各种原因而出现。在实施例中，可能由于列故障、干扰、磨损等而出现坏块。进一步地，当出现坏块时，存储器装置在执行存储器控制器提供的诸如读取命令或编程命令的命令时失败，并且可将表示命令执行失败的信号传输到存储器控制器。坏块管理控制单元211可使用表示命令执行失败的信号来检测坏块。
在实施例中，坏块管理控制单元211可通过将坏块的地址映射到保留块的地址来利用保留块替换坏块。为了利用保留块替换坏块，可执行将包括在坏块中的全部或部分数据移到保留块的操作。在实施例中，坏块管理控制单元211可刷新和更新表示逻辑地址与物理地址之间的映射关系的地址映射表。通过这种刷新和更新，坏块管理控制单元211可将坏块的逻辑地址转换成保留块的物理地址，使得坏块的逻辑地址对应于保留块的物理地址，并且可将更新的地址映射表存储在包括在存储器控制器或存储器装置100中的RAM中。
坏块管理控制单元211可基于存储在保留块信息存储单元212中的保留块信息来设置保留块。坏块管理控制单元211可确定包括在与坏块相同的平面中的保留块是否可用。如果确定包括在与坏块相同的平面中的保留块可用，则坏块管理控制单元211可利用相同平面的可用保留块来替换坏块。
在实施例中，如果包括在与坏块相同的平面中的所有保留块都被占用并且不存在可用保留块，则坏块管理控制单元211可利用与包括该坏块的管芯不同的管芯中的保留块中的任意一个来替换坏块。
在实施例中，当利用不同管芯中的保留块中的任意一个来替换坏块时，坏块管理控制单元211可选择可使对交错操作的任何影响最小化的保留块。例如，坏块管理控制单元211可设置包括用于替换坏块的保留块的保留管芯。坏块管理控制单元211可利用包括在保留管芯中的保留块中的任意一个来替换坏块。在实施例中，坏块管理控制单元211可基于以下等式(1)来设置保留管芯：
参考等式(1)，“当前管芯”表示代表包括坏块的管芯的索引，“总管芯”表示共同联接到与包括坏块的管芯联接的通道的管芯的总数。因此，保留管芯可被确定为与通过将当前管芯编号与总管芯数量的1/2之和除以总管芯数量所获得的余数相对应的管芯。根据等式(1)，如果所有管芯以交错方式操作，则保留管芯可被确定为所有管芯中在操作时序上与包括坏块的管芯相比具有最大差异的管芯。例如，当从DIE1至DIE10总共10个管芯以交错方式操作并且在10个管芯中的DIE8中出现坏块时，保留管芯可以是DIE3。
当基于等式(1)设置保留管芯时，坏块管理控制单元211可利用包括在与包括坏块的管芯不同的保留管芯中的保留块中的任意一个来替换坏块。
虽然在图11中坏块管理控制单元211和保留块信息存储单元212已经被图示为坏块管理单元210的部件，但这些仅为用于解释本公开的部件，并且在各个实施例中，坏块管理单元210可包括更多的部件。例如，坏块管理单元210可存储关于包括在存储器控制器控制的存储器装置中的坏块的信息。可选地，坏块管理单元210可生成用于将坏块中的部分或全部数据移到保留块的命令，并且可将生成的命令提供给存储器装置。
图12是描述存储在图11的保留块信息存储单元212中的保留块信息的示图。
参照图12，保留块信息可包括表示包括在存储器控制器200控制的多个管芯中的每一个中的多个平面的平面信息PLANE和表示在各个平面中是否存在可用保留块的状态信息RESERVED BLK。例如，状态信息RESERVED BLK为“0”的情况指的是在对应的平面中存在可用保留块，并且状态信息RESERVED BLK为“1”的情况指的是在对应的平面中不存在可用保留块。然而，图12的保留块信息仅为示例，并且还可包括表示包括在每一个平面中的各个保留块是否可用的关于保留块中的每一个的状态信息。
图13是描述根据本公开的实施例的当利用不同于坏块所属管芯的管芯中的保留块替换坏块时所执行的操作的示图。
在图13中，假设在DIE4的PLANE1中出现坏块，并且在DIE4的PLANE1中不存在可用保留块。
存储器控制器200可基于上述等式(1)来设置保留管芯。所设置的保留管芯为DIE2，DIE4中的坏块利用属于DIE2的某个平面的保留块来替换。
参照图13，DIE4从存储器控制器200接收数据，以对PLANE0中的主块执行编程操作。此后，如符号“Tprog(1)”所示，可对DIE4的PLANE0执行编程操作。
然而，数据本应被编程到DIE4的PLANE1中的坏块中，该坏块当前被DIE2中的保留块替换。因此，如符号“Tprog(2)”所示，为了对DIE2中的保留块执行编程操作，DIE2可从存储器控制器200接收数据，并且可对保留块执行编程操作。
根据图13的实施例，当第一管芯(例如，DIE4)的坏块被不同于第一管芯的第二管芯(例如，DIE2)中的保留块替换时，在数据被编程到第一管芯的正常块中的同时，虽然由于利用不同管芯中的保留块替换坏块使得多平面操作可能无法进行，但本应被编程到坏块中的数据可以流水线方式被编程到保留块中。如图8和图13所示，根据图8的现有技术的开销可被减少到根据图13的本发明的实施例的开销。
图14是示出图1的存储器控制器200的实施例的示图。
根据图14，存储器控制器1000联接到主机和存储器装置。响应于从主机接收到的请求，存储器控制器1000可访问存储器装置。例如，存储器控制器1000可控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可提供存储器装置与主机之间的接口。存储器控制器1000可运行固件，用以控制存储器装置。
参照图14，存储器控制器1000可包括处理器1010、存储器缓冲器1020、错误校正码(ECC)块1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可提供存储器控制器1000的部件之间的通道。
处理器1010可控制存储器控制器1000的全部操作，并且可执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且还通过存储器接口1060与存储器装置通信。进一步地，处理器1010可通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可通过使用存储器缓冲器1020作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可使用映射表接收LBA并将LBA转换成PBA。根据映射单元，通过FTL执行的地址映射方法的示例可包括各种方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010可使从主机接收的数据随机化。例如，处理器1010可使用随机化种子来使从主机接收的数据随机化。可将随机化数据作为待存储的数据提供给存储器装置，并且可将其编程在存储器单元阵列中。
处理器可在读取操作期间使从存储器装置接收的数据去随机化(derandomize)。例如，处理器1010可使用去随机化种子使从存储器装置接收的数据去随机化。去随机化数据可被输出到主机。
在实施例中，处理器1010可运行软件或固件以执行随机化和去随机化操作。
在实施例中，处理器1010可执行以上参照图1和图11描述的坏块管理单元的操作。例如，处理器1010可运行固件，用以执行利用保留块来替换坏块的操作。根据以上参照图9至图13描述的实施例，处理器1010可设置将替换坏块的保留块。
存储器缓冲器1020可用作处理器1010的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC块1030可执行错误校正。ECC块1030可基于待通过存储器接口1060写入存储器装置的数据来执行ECC编码。经ECC编码的数据可通过存储器接口1060传输到存储器装置。ECC块1030可基于通过存储器接口1060从存储器装置接收的数据来执行ECC解码。在示例中，ECC块1030可作为存储器接口1060的部件而包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及降低负载的DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道向/从存储器装置传输/接收命令、地址和数据。
在实施例中，存储器控制器1000可不包括存储器缓冲器1020和缓冲器控制电路1050。
在实施例中，处理器1010可使用代码来控制存储器控制器1000的操作。处理器1010可从存储器控制器1000中提供的非易失性存储器装置(例如，ROM)加载代码。在实施例中，处理器1010可通过存储器接口1060从存储器装置加载代码。
在实施例中，存储器控制器1000的总线1070可被划分成控制总线和数据总线。数据总线可被配置成在存储器控制器1000中传输数据，控制总线可被配置成在存储器控制器1000中传输诸如命令或地址的控制信息。数据总线和控制总线可彼此隔离，并且可既不互相干扰也不互相影响。数据总线可联接到主机接口1040、缓冲器控制电路1050、ECC块1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图15是示出包括根据本公开的实施例的存储装置的存储卡系统的应用示例的框图。
参照图15，存储卡系统2000可包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可访问存储器装置2200。例如，存储器控制器2100可控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可提供存储器装置2200与主机之间的接口。存储器控制器2100可运行固件，用以控制存储器装置2200。存储器控制器2100可以与以上参照图1描述的存储器控制器200相同的方式来实施。
在实施例中，存储器控制器2100可包括诸如RAM、处理单元、主机接口、存储器接口和ECC块的部件。
存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可基于特定的通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可由上述各种通信协议中的至少一种来定义。
在实施例中，存储器装置2200可被实施成诸如以下的各种非易失性存储器装置中的任何一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋力矩转移磁性RAM(STT-MRAM)。
在实施例中，存储器控制器2100或存储器装置2200可以诸如以下的类型进行封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯、晶片形式中的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外型(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等，并且可作为单个半导体封装来提供。可选地，存储器装置2200可包括多个非易失性存储器芯片，其可基于上述封装类型进行封装，并且可作为单个半导体封装来提供。
在实施例中，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中。在实施例中，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以构成固态驱动器(SSD)。存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以构成存储卡。例如，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会：PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
在实施例中，存储器装置2200可以与以上参照图1至图7描述的存储器装置100相同的方式操作。存储器控制器2100可以与以上参照图1和图9至图13描述的存储器控制器相同的方式操作。
图16是示出包括根据本公开的实施例的存储装置的固态驱动器(SSD)系统的应用示例的框图。
参照图16，SSD系统3000可包括主机3100和SSD 3200。SSD 3200可通过信号连接器3001与主机3100交换信号SIG，并且可通过电源连接器3002接收电力PWR。SSD 3200可包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可执行以上参照图1描述的存储器控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)接口。
辅助电源3230可通过电源连接器3002联接到主机3100。辅助电源3230可被提供有来自主机3100的电力PWR并且可被充电。当来自主机3100的电力的供应未平稳执行时，辅助电源3230可供应SSD 3200的电力。在实施例中，辅助电源3230可被设置在SSD 3200内部或被设置在SSD 3200外部。例如，辅助电源3230可被设置在主板中，并且可向SSD 3200供应辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
在实施例中，多个闪速存储器3221至322n可以与以上参照图1至图7描述的存储器装置100相同的方式操作。SSD控制器3210可以与以上参照图1和图9至图13描述的存储器控制器相同的方式操作。
图17是示出包括根据本公开的实施例的存储装置的用户系统的应用示例的框图。
参照图17，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可运行包括在用户系统4000中的部件、操作系统(OS)或用户程序。在实施例中，应用处理器4100可包括用于控制包括在用户系统4000中的部件的控制器、接口、图形引擎等。应用处理器4100可作为片上系统(SoC)被提供。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可基于堆叠封装(POP)进行封装，然后可作为单个半导体封装来提供。
网络模块4300可以与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信的无线通信。在实施例中，网络模块4300可包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。可选地，存储模块4400可将存储在存储模块4400中的数据传输到应用处理器4100。在实施例中，存储模块4400可被实施为诸如以下的非易失性半导体存储器装置：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可被提供为可移动存储介质(即，可移动驱动器)，诸如用户系统4000的存储卡或外部驱动器。
在实施例中，存储模块4400可包括多个非易失性存储器装置，其每一个可以与以上参照图1至图5描述的存储器装置相同的方式操作。存储模块4400可以与以上参照图1描述的存储装置50相同的方式操作。
用户接口4500可包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500可进一步包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机。
根据本公开，提供了一种具有改进操作速度的存储装置以及操作该存储装置的方法。
虽然为了说明的目的公开了本公开的示例性实施例，但本领域技术人员将理解的是，在不脱离本公开的范围和实质的情况下，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求和权利要求的等同物来限定，而非由之前的描述来限定。
在上述实施例中，所有步骤可被选择性地执行或可被省略。另外，每一个实施例中的步骤可不总是按照正常的顺序来顺序执行，并且可以另一顺序随机执行。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的实质来解释，而不限制本发明的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改将仍然落入所附权利要求及其等同物所限定的本公开的实质和范围内。

Claims (20)

1.一种用于控制多个管芯的存储器控制器，所述多个管芯中的每一个包括两个或更多个平面，所述存储器控制器包括：
保留块信息存储单元，其被配置成存储保留块信息，所述保留块信息是与包括在所述多个管芯中的保留块有关的信息；以及
坏块管理控制单元，其被配置成当分别包括在所述多个管芯中的存储块中出现坏块时，基于所述保留块信息，根据任意一个可用保留块是否被包括在所述坏块所属的平面中，来设置用于替换所述坏块的保留块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
2.根据权利要求1所述的存储器控制器，其中所述坏块管理控制单元被配置成：基于所述保留块信息，当所述可用保留块未被包括在所述坏块所属的平面中时，利用包括在除包含所述坏块的管芯以外的管芯中的保留块中的任意一个来替换所述坏块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
3.根据权利要求1所述的存储器控制器，其中所述坏块管理控制单元被配置成：当所述可用保留块被包括在所述坏块所属的平面中时，利用包括在所述坏块所属的平面中的可用保留块中的任意一个来替换所述坏块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
4.根据权利要求2所述的存储器控制器，其中所述坏块管理控制单元被配置成将除包含所述坏块的管芯以外的管芯之中的、包含用于替换所述坏块的保留块的管芯设置为保留管芯。
5.根据权利要求4所述的存储器控制器，其中所述坏块管理控制单元被配置成利用包括在所述保留管芯中的保留块中的任意一个来替换所述坏块。
6.根据权利要求4所述的存储器控制器，其中所述保留管芯是当所述多个管芯以交错方式操作时，所有管芯中在操作时序上与包括所述坏块的管芯相比具有最大差异的管芯。
7.根据权利要求1所述的存储器控制器，其中所述保留块信息包括关于包括在所述多个管芯中的保留块所属平面的平面信息以及表示包括在所述多个管芯中的保留块是否可用的状态信息。
8.根据权利要求1所述的存储器控制器，其中所述多个管芯共同联接到单个通道。
9.一种操作用于控制多个管芯的存储器控制器的方法，所述多个管芯中的每一个包括两个或更多个平面，所述方法包括：
检测分别包括在所述多个管芯中的存储块中出现的坏块；以及
根据任意可用保留块是否被包括在所述坏块所属的平面中，来设置用于替换所述坏块的保留块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
10.根据权利要求9所述的方法，其中设置所述保留块包括：当所述可用保留块被包括在所述坏块所属的平面中时，将包括在所述坏块所属的平面中的可用保留块中的任意一个设置成用于替换所述坏块的保留块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
11.根据权利要求9所述的方法，其中设置所述保留块包括：当所述可用保留块未包括在所述坏块所属的平面中时，将包括在除包含所述坏块的管芯以外的管芯中的保留块中的任意一个设置成用于替换所述坏块的保留块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
12.根据权利要求9所述的方法，其中设置所述保留块包括：
当所述可用保留块未包括在所述坏块所属的平面中时，将除包含所述坏块的管芯以外的管芯之中包含用于替换所述坏块的保留块的管芯设置为保留管芯，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中；以及
将包括在所述保留管芯中的保留块中的任意一个设置成用于替换所述坏块的保留块。
13.根据权利要求12所述的方法，其中设置所述保留管芯包括：当所述多个管芯以交错方式操作时，将具有通过将所述多个管芯中的每一个的操作时序与包含所述坏块的管芯的操作时序进行比较而获得最大差异的操作时序的管芯设置为所述保留管芯。
14.根据权利要求9所述的方法，其中设置所述保留块包括：基于保留块信息来设置所述保留块，其中所述保留块信息是与包括在所述多个管芯中的保留块有关的信息。
15.根据权利要求14所述的方法，其中所述保留块信息包括关于包括在所述多个管芯中的保留块所属平面的平面信息以及表示包括在所述多个管芯中的保留块是否可用的状态信息。
16.根据权利要求9所述的方法，其中所述多个管芯共同联接到单个通道。
17.根据权利要求9所述的方法，其进一步包括利用所述保留块替换所述坏块。
18.一种存储装置，其包括：
多个管芯，所述多个管芯中的每一个包括两个或更多个平面；以及
存储器控制器，其被配置成控制所述多个管芯，
其中所述存储器控制器包括：
坏块管理单元，其被配置成当分别包括在所述多个管芯中的存储块中出现坏块时，根据任意可用保留块是否被包括在所述坏块所属的平面中，来设置用于替换所述坏块的保留块，并且利用所设置的保留块来替换所述坏块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
19.根据权利要求18所述的存储装置，其中所述坏块管理单元被配置成：当所述可用保留块未被包括在所述坏块所属的平面中时，利用包括在除包含所述坏块的管芯以外的管芯中的保留块中的任意一个来替换所述坏块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
20.根据权利要求18所述的存储装置，其中所述坏块管理单元被配置成：当所述可用保留块被包括在所述坏块所属的平面中时，利用包括在所述坏块所属的平面中的可用保留块中的任意一个来替换所述坏块，其中所述坏块所属的平面在包含所述坏块的管芯的两个或更多个平面之中。
CN201810235068.6A 2017-08-11 2018-03-21 存储装置及其操作方法 Active CN109388578B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0102471 2017-08-11
KR1020170102471A KR102391499B1 (ko) 2017-08-11 2017-08-11 저장 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN109388578A true CN109388578A (zh) 2019-02-26
CN109388578B CN109388578B (zh) 2023-10-10

Family

ID=65275476

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810235068.6A Active CN109388578B (zh) 2017-08-11 2018-03-21 存储装置及其操作方法

Country Status (3)

Country Link
US (2) US10446257B2 (zh)
KR (1) KR102391499B1 (zh)
CN (1) CN109388578B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114546252A (zh) * 2020-11-11 2022-05-27 爱思开海力士有限公司 存储设备及其操作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102391499B1 (ko) * 2017-08-11 2022-04-28 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
KR102670866B1 (ko) * 2018-11-28 2024-05-30 삼성전자주식회사 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11657858B2 (en) 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
US20220043588A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Localized memory traffic control for high-speed memory devices
KR20220019547A (ko) 2020-08-10 2022-02-17 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 이의 소거 방법
US11875038B2 (en) * 2021-04-20 2024-01-16 Western Digital Technologies, Inc. Block allocation for multi-CE/die structure SSD
EP4181142A1 (en) * 2021-11-16 2023-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101030167A (zh) * 2007-01-17 2007-09-05 忆正存储技术(深圳)有限公司 闪存的区块管理方法
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
CN103455384A (zh) * 2012-06-01 2013-12-18 三星电子株式会社 包括非易失性存储器件的存储设备及修复方法
US20160224267A1 (en) * 2015-02-04 2016-08-04 Sandisk Technologies Inc. Memory Block Allocation By Block Health
CN106802769A (zh) * 2015-11-25 2017-06-06 爱思开海力士有限公司 存储器系统及其操作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120134919A (ko) 2011-06-03 2012-12-12 삼성전자주식회사 메모리 장치
KR20140142035A (ko) 2013-06-03 2014-12-11 삼성전자주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러의 동작방법
US10073622B2 (en) * 2016-10-31 2018-09-11 SK Hynix Inc. Memory system and operation method thereof
KR102391499B1 (ko) * 2017-08-11 2022-04-28 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101030167A (zh) * 2007-01-17 2007-09-05 忆正存储技术(深圳)有限公司 闪存的区块管理方法
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
CN103455384A (zh) * 2012-06-01 2013-12-18 三星电子株式会社 包括非易失性存储器件的存储设备及修复方法
US20160224267A1 (en) * 2015-02-04 2016-08-04 Sandisk Technologies Inc. Memory Block Allocation By Block Health
CN106802769A (zh) * 2015-11-25 2017-06-06 爱思开海力士有限公司 存储器系统及其操作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114546252A (zh) * 2020-11-11 2022-05-27 爱思开海力士有限公司 存储设备及其操作方法
CN114546252B (zh) * 2020-11-11 2024-08-30 爱思开海力士有限公司 存储设备及其操作方法

Also Published As

Publication number Publication date
US20190051372A1 (en) 2019-02-14
CN109388578B (zh) 2023-10-10
US10847247B2 (en) 2020-11-24
KR102391499B1 (ko) 2022-04-28
US20200005887A1 (en) 2020-01-02
KR20190017511A (ko) 2019-02-20
US10446257B2 (en) 2019-10-15

Similar Documents

Publication Publication Date Title
CN110069212B (zh) 存储装置及存储装置的操作方法
CN109388578A (zh) 存储装置及其操作方法
CN110083304A (zh) 存储器控制器及其操作方法
CN110321070B (zh) 存储器控制器及其操作方法
CN109426743A (zh) 存储装置及其操作方法
CN110503997A (zh) 存储器装置及其操作方法
CN110096908A (zh) 存储装置及存储装置的操作方法
CN109213705A (zh) 存储装置及其操作方法
CN110275673A (zh) 存储装置及其操作方法
CN110399092B (zh) 存储装置以及操作存储装置的方法
CN110275672A (zh) 存储装置及其操作方法
CN111105832B (zh) 存储装置和操作存储装置的方法
US11119950B2 (en) Storage device and method of operating the same
CN110390970A (zh) 存储器装置及其操作方法
CN110389717A (zh) 存储装置及其操作方法
CN110502449A (zh) 存储装置及其操作方法
CN110287130A (zh) 存储装置及其操作方法
CN110175132A (zh) 存储装置及其操作方法
CN109933540A (zh) 存储装置及其操作方法
CN113035254A (zh) 存储装置及其操作方法
CN111105836B (zh) 存储装置及其操作方法
CN110175133B (zh) 存储装置及其操作方法
CN111192617A (zh) 存储装置及其操作方法
CN111338978B (zh) 存储装置以及操作存储装置的方法
CN111445939B (zh) 存储装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant