CN110503997A - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。一种操作存储器装置的方法，该方法包括使联接到多个存储器单元的字线当中的所选字线的电压与未选字线的电压匹配。该方法包括在使所选字线和未选字线放电的同时，通过公共源极线对多个存储器单元串的沟道区域进行预充电。

Description

存储器装置及其操作方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置以及该存储器装置的操作方法。
背景技术
存储器装置可被分类为易失性存储器和非易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
发明内容
根据实施方式，提供了一种操作存储器装置的方法，该存储器装置包括多个存储器单元串，各个存储器单元串包括联接在公共源极线与位线之间的多个存储器单元、联接在公共源极线与所述多个存储器单元之间的源极选择线以及联接在位线与所述多个存储器单元之间的漏极选择线，该方法可包括以下步骤：使联接到所述多个存储器单元的字线当中的所选字线的电压与未选字线的电压匹配；以及在使所选字线和未选字线放电的同时通过公共源极线对所述多个存储器单元串的沟道区域进行预充电。
根据实施方式，一种存储器装置可包括：多个存储器单元串，各个存储器单元串包括联接在公共源极线与位线之间的多个存储器单元、联接在公共源极线与所述多个存储器单元之间的源极选择线以及联接在位线与所述多个存储器单元之间的漏极选择线；外围电路，其被配置为执行多个编程循环，所述多个编程循环包括用于将编程电压施加到所述多个存储器单元当中的所选存储器单元的编程电压施加步骤以及用于验证所选存储器单元的编程状态的验证步骤；以及编程操作控制器，其被配置为当联接到所选存储器单元的所选字线和联接到未选存储器单元的多个未选字线在验证步骤中放电时，控制外围电路通过公共源极线或位线将预充电电压施加到所述多个存储器单元串的沟道区域，所述未选存储器单元是除了所选存储器单元之外的所有存储器单元。
附图说明
图1是示出根据本公开的实施方式的存储装置的框图；
图2是示出图1所示的存储器装置的结构的图；
图3是示出图2所示的存储器单元阵列的实施方式的图；
图4是示出图3所示的存储块BLK1至BLKz当中的一个存储块BLKa的电路图；
图5是示出图3所示的存储块BLK1至BLKz当中的一个存储块BLKb的其它实施方式的电路图；
图6是示出图2所示的存储器装置的编程操作的图；
图7A和图7B是示出单级单元的阈值电压分布的图；
图8A和图8B是示出多级单元的阈值电压分布的图；
图9A和图9B是示出三级单元的阈值电压分布的图；
图10A和图10B是示出四级单元的阈值电压分布的图；
图11是示出图6的验证步骤的详细图；
图12是示出负升压(negative boosting)的图；
图13是示出根据实施方式的存储器装置的操作方法的波形图；
图14是示出根据实施方式的存储器装置的操作方法的波形图；
图15是示出根据实施方式的存储器装置的操作方法的波形图；
图16是示出根据实施方式的存储器装置的操作方法的波形图；
图17是示出图2的控制逻辑中所包括的编程操作控制器的配置的框图；
图18是示出图1的存储控制器的其它实施方式的图；
图19是示出应用了根据实施方式的存储装置的存储卡系统的框图；
图20是示出应用了根据实施方式的存储装置的固态驱动器(SSD)系统的示例的框图；以及
图21是示出应用了根据实施方式的存储装置的用户系统的框图。
具体实施方式
以下，仅示出根据本说明书中所公开的构思的实施方式的示例的具体结构或功能描述，以描述根据所述构思的实施方式的示例，并且根据所述构思的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式的示例。
可对根据所述构思的实施方式的示例应用各种修改和改变，以使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据本公开的构思的实施方式不应解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但非预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
在一些实施方式中，将不详细描述熟知处理、装置结构和技术以避免本公开的模糊。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
以下，将参照附图详细描述本公开的实施方式的示例，以便于本领域技术人员能够容易地实现本公开的技术精神。
各种实施方式可涉及一种具有改进的编程操作速度的存储器装置及其操作方法。
图1是示出根据本公开的实施方式的存储装置50的框图。
参照图1，存储装置50可包括存储器装置100、存储控制器200和缓冲存储器300。
存储装置50可被配置为响应于主机400(例如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统等)的控制存储数据。
存储装置50可根据作为与主机400的通信方法的主机接口使用各种类型的存储装置中的一种来制造。例如，存储装置50可被配置成各种类型的存储装置中的任一种，例如固态驱动器(SSD)、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD形式的安全数字卡、mini-SD和micro-SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、快速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡、记忆棒等。
存储装置50可按照各种类型的封装中的任一种制造。例如，存储装置50可按照诸如叠层封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)、晶圆级层叠封装(WSP)等的各种类型的封装类型中的一种来形成。
存储器装置100可存储数据。存储器装置100可在存储控制器200的控制下操作。存储器装置100可包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。各个存储块可包括多个页。根据实施方式，页可以是用于在存储器装置100中存储数据或者用于读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。根据实施方式，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)等。为了说明方便，假设存储器装置100是NAND闪存。
根据实施方式，存储器装置100可具有三维阵列结构。本公开不仅可被应用于电荷储存层包括导电浮栅(FG)的闪存，而且可被应用于电荷储存层包括绝缘层的电荷捕获闪存(CTF)存储器。
根据实施方式，包括在存储器装置100中的各个存储器单元可以是用于存储一个数据位的单级单元(SLC)。另选地，存储器装置100的各个存储器单元可被配置成用于存储两个数据位的多级单元(MLC)、用于存储三个数据位的三级单元(TLC)或者用于存储四个数据位的四级单元(QLC)。
存储器装置100可从存储控制器200接收命令和地址并访问存储器单元阵列中通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可执行写操作(编程操作)、读操作和擦除操作。在编程操作期间，存储器装置100可利用数据对通过地址选择的区域进行编程。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可从通过地址选择的区域擦除数据。
存储控制器200可控制存储装置50的一般操作。
当电力被施加到存储装置50时，存储控制器200可执行固件FW。当存储器装置100是闪存装置时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机400与存储器装置100之间的通信。
根据实施方式，存储控制器200可从主机400接收数据和逻辑块地址LBA，并将逻辑块地址LBA转换为指示存储器装置100中将存储数据的存储器单元的地址的物理块地址PBA。另外，存储控制器200可在缓冲存储器300中存储配置逻辑块地址LBA与物理块地址PBA之间的映射关系的逻辑-物理地址映射表。
例如，存储控制器200可控制存储器装置100以使得可响应于来自主机400的请求执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可将编程命令、物理块地址PBA和数据提供给存储器装置100。在读操作期间，存储控制器200可将读命令和物理块地址PBA提供给存储器装置100。在擦除操作期间，存储控制器200可将擦除命令和物理块地址PBA提供给存储器装置100。
根据实施方式，存储控制器200可在没有来自主机400的请求的情况下自主地生成编程命令、地址和数据，并且可将它们发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损均衡(wearleveling)的编程操作和用于垃圾收集的编程操作的后台操作。
根据实施方式，存储控制器200可控制主机400与缓冲存储器300之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时地存储在缓冲存储器300中。例如，存储控制器200可暂时地存储从主机400输入的数据并将暂时地存储在缓冲存储器装置300中的数据发送到存储器装置100。
根据各种实施方式，缓冲存储器300可用作操作存储器或高速缓存存储器。缓冲存储器300可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器300可存储由存储控制器200处理的数据。
根据实施方式，缓冲存储器300可包括诸如双倍数据速率同步随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
根据各种实施方式，存储装置50可不包括缓冲存储器300。然而，存储装置50外部的非易失性存储器装置可用作缓冲存储器300。
在实施方式中，存储控制器200可控制至少两个存储器装置100。存储控制器200可根据交织方案来控制存储器装置100以改进操作性能。
主机400可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法等的各种通信方法中的至少一种来与存储装置50通信。
图2是示出图1所示的存储器装置100的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过行线RL联接到地址解码器121。存储块BLK1至BLKz可通过位线BL1至BLn联接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。联接到同一字线的存储器单元可被定义为一个页。因此，各个存储块可包括多个页。
行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
包括在存储器单元阵列110中的各个存储器单元可包括存储单个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或者存储四个数据位的四级单元(QLC)。
外围电路120可被配置为响应于控制逻辑130的控制对存储器单元阵列110的所选区域执行编程操作、读操作和擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可响应于控制逻辑130的控制将各种操作电压施加到行线RL和位线BL1至BLn或者使施加的电压放电。
外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124和数据输入/输出电路125。
地址解码器121可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚拟字线。根据实施方式，行线RL还可包括管选择线。
行解码器121可被配置为响应于控制逻辑130的控制而操作。行解码器121可从控制逻辑130接收行地址RADD。
行解码器121可被配置为将行地址RADD解码。行解码器121可根据解码的块地址来选择存储块BLK1至BLKz当中的至少一个存储块。行解码器121可根据解码的地址来选择所选存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线。
例如，在编程操作期间，行解码器121可将编程电压施加到所选字线，并将电平低于编程电压的通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线，并将大于验证电压的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线，并将大于读电压的读通过电压施加到未选字线。
根据实施方式，可以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可根据解码的地址选择多个存储块之一。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选存储块的字线。
电压发生器122可由控制逻辑130控制。电压发生器122可被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可响应于操作信号OPSIG来生成被施加以执行编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制生成编程电压、验证电压、通过电压、读电压和擦除电压。
根据实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可用作存储器装置100的操作电压。
根据实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可包括接收内部电源电压的多个泵电容器，并且可响应于控制逻辑130的控制通过选择性地启用多个泵电容器来生成多个电压。
所生成的多个电压可通过行解码器121供应给存储器单元阵列110。
页缓冲器组123可包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn可响应于控制逻辑130的控制来操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS来操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时地存储通过位线BL1至BLn接收的数据，或者可感测位线BL1至BLn中的电压或电流。
例如，在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn将通过数据输入/输出电路125接收的数据DATA传送到所选存储器单元。可根据所传送的数据DATA对所选页的存储器单元进行编程。联接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增大的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从所选存储器单元读取页数据。
在读操作期间，响应于列解码器124的控制，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从存储器单元读取数据DATA并将读取的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将从上面参照图1描述的存储控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可与列解码器124交换数据DATA。
在读操作或验证操作期间，感测电路126可响应于允许位信号VRYBIT生成基准电流，并将从页缓冲器组123接收的感测电压VPB与由基准电流生成的基准电压进行比较以输出通过信号PASS或失败信号FAIL。
控制逻辑130可通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位信号VRYBIT以控制外围电路120来控制外围电路120。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图3是示出图2所示的存储器单元阵列110的实施方式的图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可包括三维结构。各个存储块可包括层叠在基板上的多个存储器单元。多个存储器单元可在+X方向、+Y方向和+Z方向上布置。各个存储块的结构将在下面参照图4和图5详细描述。
图4是示出图3所示的存储块BLK1至BLKz中的一个(BLKa)的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。根据实施方式，单元串CS11至CS1m和CS21至CS2m中的每一个可按照U形状形成。在存储块BLKa中，“m”个单元串可布置在行方向(即，+X方向)上。在图4中，示出两个单元串布置在列方向(即，+Y方向)上。然而，将理解，三个或更多个单元串可布置在列方向上。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个以及存储器单元MC1至MCn中的每一个可具有彼此相似的结构。根据实施方式，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。根据实施方式，可在各个单元串中设置用于提供沟道层的柱。根据实施方式，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1至MCp之间。
根据实施方式，布置在同一行中的单元串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可联接到第二源极选择线SSL2。
根据实施方式，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在+Z方向的反方向上，并且可串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可依次布置在+Z方向上，并且可串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极可联接到管线PL。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。如图4所示，第一列中的单元串CS11和CS21可联接到第一位线BL1。第m列中的单元串CS1m和CS2m可联接到第m位线BLm。
布置在行方向上的单元串中布置的联接到同一字线的存储器单元可形成单个页。例如，第一行中的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元可构成单个页。第二行中的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元可构成另一页。当漏极选择线DSL1和DSL2中的一个被选择时，布置在一个行方向上的单元串可被选择。当第一字线WL1至第n字线WLn中的一个被选择时，可从所选单元串选择一个页。
在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的奇数单元串可分别联接到奇数位线。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可提供一个或更多个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供一个或更多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供更多虚拟存储器单元时，存储块BLKa的操作可靠性可增加，而存储块BLKa的大小可增大。另一方面，当虚拟存储器单元的数量减少时，存储块BLKa的大小可减小，并且存储块BLKa的操作可靠性可降低。
为了有效地控制一个或更多个虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在对存储块BLKa的擦除操作之前或之后，可对一部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图5是示出图3所示的存储块BLK1至BLKz当中的存储块BLKb的实施方式的电路图。
参照图5，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可在+Z方向上延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括层叠在存储块BLK1’下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与第一存储器单元MC1至第n存储器单元MCn之间。布置在同一行中的单元串的源极选择晶体管可联接到同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。根据实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。
结果，除了从存储块BLKb的各个单元串去除管式晶体管PT之外，图5所示的存储块BLKb可具有与图4所示的存储块BLKa相似的等效电路。
根据实施方式，偶数位线和奇数位线可代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数单元串可分别联接到奇数位线。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可提供一个或更多个虚拟存储器单元以减小源极选择晶体管SST与第一存储器单元MC1至第n存储器单元MCn之间的电场。另选地，可提供一个或更多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供更多虚拟存储器单元时，存储块BLKb的操作可靠性可增加，而存储块BLKb的大小可增大。另一方面，当虚拟存储器单元的数量减少时，存储块BLKb的大小可减小，并且存储块BLKb的操作可靠性可降低。
为了有效地控制一个或更多个虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在对存储块BLKb的擦除操作之前或之后，可对一部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图6是示出图2所示的存储器装置100的编程操作的图。
在图6中，为了说明方便，可假设各个存储器单元是存储两位数据的多级单元(MLC)。然而，实施方式不限于此，各个存储器单元可以是存储3位数据的三级单元(TLC)或者存储4位数据的四级单元(QLC)。
存储器装置100的编程操作可包括多个编程循环PL1至PLn。换言之，存储器装置100可执行多个编程循环PL1至PLn，以使得所选存储器单元可被编程为具有与编程状态P1、P2和P3中的一个对应的阈值电压。
多个编程循环PL1至PLn中的每一个可包括施加编程电压的编程电压施加步骤(PGM步骤)以及施加验证电压以确定存储器单元是否被编程的验证步骤(Verify步骤)。
例如，当执行第一编程循环PL1时，可在施加第一编程脉冲Vpgm1之后依次施加第一验证电压Vvfy1至第三验证电压Vvfy3以验证多个存储器单元的编程状态。具有第一编程状态P1作为目标编程状态的存储器单元可由第一验证电压Vvfy1验证。具有第二编程状态P2作为目标编程状态的存储器单元可由第二验证电压Vvfy2验证。具有第三编程状态P3作为目标编程状态的存储器单元可由第三验证电压Vvfy3验证。
由第一验证电压Vvfy1至第三验证电压Vvfy3确定为验证通过的存储器单元可被确定为具有目标编程状态。这些存储器单元可在后续第二编程循环PL2中被编程禁止。为了在第二编程循环PL2中对除了编程禁止的存储器单元之外的剩余存储器单元进行编程，可施加比第一编程脉冲Vpgm1大单位电压ΔVpgm的第二编程脉冲Vpgm2。随后，可按照与第一编程循环PL1的验证操作相同的方式执行验证操作。例如，验证通过可指示通过对应验证电压将存储器单元读取为截止单元。
如上所述，当存储器装置100对存储2位数据的多级单元(MLC)进行编程时，存储器装置100可使用第一验证电压Vvfy1至第三验证电压Vvfy3来验证具有相应编程状态作为目标编程状态的各个存储器单元。
在验证操作期间，可将验证电压施加到所选字线(联接到所选存储器单元的字线)，并且页缓冲器可基于流过联接到所选存储器单元的位线的电流或电压来确定各个存储器单元的验证通过。
图7A和图7B是示出单级单元的阈值电压分布的图。
参照图7A和图7B，水平轴表示存储器单元的阈值电压，垂直轴表示存储器单元的数量。
存储器装置可以字线为单位执行编程操作。联接到一条字线的多个存储器单元可形成一个物理页。物理页可以是编程操作或读操作的单位。
存储器装置可根据要存储的数据对联接到多条字线当中的所选字线的存储器单元进行编程。
如图7A所示，在编程操作之前，与联接到所选字线的存储器单元对应的所选存储器单元可具有与擦除状态E对应的阈值电压分布。
当存储器单元存储与一位对应的数据时，存储器单元可被编程为具有与擦除状态E或第一编程状态P1对应的阈值电压。
擦除状态E可对应于数据“1”并且第一编程状态P1可对应于数据“0”。然而，与第一编程状态P1对应的数据可作为示例示出。擦除状态E可对应于数据“0”并且第一编程状态P1可对应于数据“1”。
当编程操作完成时，各个所选存储器单元可具有与擦除状态E或第一编程状态P1对应的阈值电压。存储器装置可通过使用介于擦除状态E和第一编程状态P1之间的第一读电压R1执行读操作来读取存储在所选存储器单元中的数据。
图8A和图8B是示出多级单元的阈值电压分布的图。
参照图8A和图8B，水平轴表示存储器单元的阈值电压，垂直轴表示存储器单元的数量。
如图8A所示，在编程操作之前，与联接到所选字线的存储器单元对应的所选存储器单元可具有与擦除状态E对应的阈值电压分布。
当存储器单元存储与两位对应的数据时，存储器单元可被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3之一对应的阈值电压。
擦除状态E可对应于数据“11”，第一编程状态P1可对应于数据“10”，第二编程状态P2可对应于数据“00”，第三编程状态P3可对应于数据“01”。然而，与各个编程状态对应的数据可作为示例示出，并且可进行各种修改。
当编程操作完成时，如图8B所示，各个所选存储器单元可具有与擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3之一对应的阈值电压。存储器装置可通过使用第一读电压R1以及第二读电压R2和第三读电压R3执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可将擦除状态E与第一编程状态P1区分，第二读电压R2可将第一编程状态P1与第二编程状态P2区分，第三读电压R3可将第二编程状态P2与第三编程状态P3区分。
图9A和图9B是示出三级单元的阈值电压分布的图。
参照图9A和图9B，水平轴表示存储器单元的阈值电压，垂直轴表示存储器单元的数量。
如图9A所示，在编程操作之前，与联接到所选字线的存储器单元对应的所选存储器单元可具有与擦除状态E对应的阈值电压分布。
当存储器单元存储与三位对应的数据时，存储器单元可被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7之一对应的阈值电压。
擦除状态E可对应于数据“111”，第一编程状态P1可对应于数据“110”，第二编程状态P2可对应于数据“101”，第三编程状态P3可对应于数据“100”，第四编程状态P4可对应于数据“011”，第五编程状态P5可对应于数据“010”，第六编程状态P6可对应于数据“001”，第七编程状态P7可对应于数据“000”。然而，与各个编程状态对应的数据可作为示例示出，并且可进行各种修改。
当编程操作完成时，各个所选存储器单元可具有与擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7之一对应的阈值电压。存储器装置可通过使用第一读电压R1至第七读电压R7执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可将擦除状态E与第一编程状态P1区分，第二读电压R2可将第一编程状态P1与第二编程状态P2区分，第三读电压R3可将第二编程状态P2与第三编程状态P3区分，第四读电压R4可将第三编程状态P3与第四编程状态P4区分，第五读电压R5可将第四编程状态P4与第五编程状态P5区分，第六读电压R6可将第五编程状态P5与第六编程状态P6区分，第七读电压R7可将第六编程状态P6与第七编程状态P7区分。
图10A和图10B是示出四级单元的阈值电压分布的图。
参照图10A和图10B，水平轴表示存储器单元的阈值电压，垂直轴表示存储器单元的数量。
如图10A所示，在编程操作之前，与联接到所选字线的存储器单元对应的所选存储器单元可具有与擦除状态E对应的阈值电压分布。
当存储器单元存储与四位对应的数据时，存储器单元可被编程为具有与擦除状态E以及第一编程状态P1至第十五编程状P15之一对应的阈值电压。
擦除状态E可对应于数据“1111”，第一编程状态P1可对应于数据“1110”，第二编程状态P2可对应于数据“1101”，第三编程状态P3可对应于数据“1100”，第四编程状态P4可对应于数据“1011”，第五编程状态P5可对应于数据“1010”，第六编程状态P6可对应于数据“1001”，第七编程状态P7可对应于数据“1000”。另外，第八擦除状态P8可对应于数据“0111”，第九编程状态P9可对应于数据“0110”，第十编程状态P10可对应于数据“0101”，第十一编程状态P11可对应于数据“0100”，第十二编程状态P12可对应于数据“0011”，第十三编程状态P13可对应于数据“0010”，第十四编程状态P14可对应于数据“0001”，第十五编程状态P15可对应于数据“0000”。然而，与各个编程状态对应的数据可作为示例示出，并且可进行各种修改。
当编程操作完成时，各个所选存储器单元可具有与擦除状态E或第一编程状态P1至第十五编程状P15对应的阈值电压。存储器装置可通过使用第一读电压R1至第十五读电压R15执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可将擦除状态E与第一编程状态P1区分，第二读电压R2可将第一编程状态P1与第二编程状态P2区分，第三读电压R3可将第二编程状态P2与第三编程状态P3区分，第四读电压R4可将第三编程状态P3与第四编程状态P4区分，第五读电压R5可将第四编程状态P4与第五编程状态P5区分，第六读电压R6可将第五编程状态P5与第六编程状态P6区分，第七读电压R7可将第六编程状态P6与第七编程状态P7区分，第八读电压R8可将第七编程状态P7与第八编程状态P8区分，第九读电压R9可将第八编程状态P8与第九编程状态P9区分，第十读电压R10可将第九编程状态P9与第十编程状态P10区分，第十一读电压R11可将第十编程状态P10与第十一编程状态P11区分，第十二读电压R12可将第十一编程状态P11与第十二编程状态P12区分，第十三读电压R13可将第十二编程状态P12与第十三编程状态P13区分，第十四读电压R14可将第十三编程状态P13与第十四编程状态P14区分，第十五读电压R15可将第十四编程状态P14与第十五编程状态P15区分。
图11是示出图6的验证步骤的详细图。
参照图11，存储器装置100的编程操作可包括多个编程循环PL1至PLn。换言之，存储器装置100可执行多个编程循环PL1至PLn以使得各个存储器单元可具有多个编程状态之一。
多个编程循环PL1至PLn中的每一个可包括施加编程电压的编程电压施加步骤(PGM步骤)以及施加验证电压以确定存储器单元是否被编程的验证步骤(Verify步骤)。
包括在各个编程循环中的验证步骤可包括预充电时段、评估时段(锁存)和放电时段。
在预充电时段期间，联接到存储器单元的页缓冲器可通过联接到位线BL的感测节点SO将位线BL预充电至与所联接的存储器单元的目标编程状态对应的位线电压。
例如，在时段t0至t1(预充电时段)期间，与要验证的编程状态对应的验证电压Vpv可被施加到所选字线Selected WL。用于使存储器单元导通的验证通过电压Vpass可被施加到未选字线Unselected WL以使得联接到未选字线Unselected WL的存储器单元不会影响位线的电压。与0V对应的接地电压GND可被施加到公共源极线CSL。
在评估时段t1至t2期间，可检测由流过存储器单元的电流确定的位线BL的电压。存储器装置100可根据位线BL的电压存储存储器单元的状态。存储器单元的状态可对应于验证通过或验证失败。当存储器单元的阈值电压大于施加到字线的验证电压时，存储器单元可被读取为截止单元，并且被读取为截止单元的存储器单元的状态可对应于验证通过。另一方面，当存储器单元的阈值电压小于施加到字线的验证电压时，存储器单元可被读取为导通单元，并且被读取为导通单元的存储器单元的状态可对应于验证失败。
在放电时段t2至t3期间，可使施加到字线和选择线(未示出)的电压放电。存储器装置可通过将与0V对应的接地电压施加到字线和选择线(未示出)来使施加到字线和选择线(未示出)的电压放电。
图12是示出负升压的图。
图12示出未选存储器单元串。存储器单元串可包括串联联接在位线BL与公共源极线CSL之间的多个存储器单元。各个存储器单元可联接到字线。漏极选择晶体管可联接在存储器单元与位线BL之间，并且源极选择晶体管可联接在存储器单元与公共源极线CSL之间。漏极选择晶体管可由漏极选择线控制，并且源极选择晶体管可由源极选择线控制。
为了说明方便，假设存储器单元串联接到十条字线WL1至WL10并且在从第一字线WL1到第十字线WL10的方向上依次执行编程操作。所选字线可以是第五字线WL5。因此，联接到第一字线WL1至第四字线WL4的存储器单元可以是编程的存储器单元，联接到第六字线WL6至第十字线WL10的存储器单元可以是编程之前的存储器单元。因此，联接到第六字线WL6至第十字线WL10的存储器单元可具有与擦除状态E对应的阈值电压。因此，可在与联接到第一字线WL1至第五字线WL5的存储器单元对应的沟道中形成沟道截止时段(即，局部升压区域)。
在上面参照图11描述的放电时段中，字线可被放电至接地电压。因此，沟道截止时段的电荷可经历负向下耦合。这被称为“负升压”或“下耦合”。结果，包括在沟道中的负电荷的数量可增加。
与联接到第六字线WL6至第十字线WL10的存储器单元对应的沟道的电压可以是接地电压(即，0V)。随着沟道截止时段的负电压与接地电压(0V)之间的电压差增加，与擦除状态E对应的存储器单元可通过带对带隧穿(BTBT)或热载流子注入(HCI)来编程。
因此，根据实施方式，提供了一种在通过公共源极线或位线对沟道进行充电的同时在放电时段期间按两步将字线放电来防止负升压的存储器装置及其操作方法。
以下，将参照图13至图16描述根据实施方式的编程操作方法。
图13是示出根据实施方式的存储器装置的操作方法的波形图。
参照图13，T0至T6示出包括在编程操作中的验证步骤，T6至T7示出包括在编程操作中的编程电压施加步骤。存储器装置可在T0之前执行编程电压施加步骤。
验证步骤可包括预充电时段、评估时段和放电时段。
T0至T1可以是预充电时段，T1至T2可以是评估时段，T2至T6可以是放电时段。
存储器单元可按照字线次序依次编程。因此，联接到未选字线Unselected WL当中的在所选字线Selected WL之前编程的字线的存储器单元可编程，联接到要在所选字线Selected WL之后编程的字线的存储器单元可具有与擦除状态对应的阈值电压。
在图13中，假设存储器装置在从与漏极选择线DSL相邻的字线WL到与源极选择线SSL相邻的字线WL的方向上依次执行编程操作。因此，联接到位于所选字线Selected WL和源极选择线SSL之间的未选字线Unselected WL的存储器单元可对应于不执行编程操作的存储器单元。另外，联接到位于所选字线Selected WL和漏极选择线DSL之间的未选字线Unselected WL的存储器单元可对应于已经执行编程操作的存储器单元。
在图13中，第一未选字线组GROUP 1Unselected WL可包括位于所选字线SelectedWL和源极选择线SSL之间的未选字线Unselected WL。第二未选字线组GROUP 2UnselectedWL可包括位于所选字线Selected WL和漏极选择线DSL之间的未选字线Unselected WL。
由于第一未选字线组GROUP 1Unselected WL在所选字线Selected WL之后编程，所以联接到第一未选字线组GROUP 1Unselected WL的存储器单元可处于擦除状态。由于第二未选字线组GROUP 2Unselected WL在所选字线Selected WL之前编程，所以联接到第二未选字线组GROUP 2Unselected WL的存储器单元可被编程为具有与存储的数据对应的阈值电压。
在T0至T1中，存储器装置可将验证电压Vpv施加到所选字线Selected WL并将验证通过电压Vpass施加到未选字线GROUP 1Unselected WL和GROUP 2Unselected WL。可施加验证电压Vpv以确定所选存储器单元的编程状态。验证通过电压Vpass可使联接到未选字线GROUP 1Unselected WL和GROUP 2Unselected WL的存储器单元导通，以使得这些存储器单元可不受位线的电压影响。
用于使漏极选择晶体管导通的漏极选择电压VDSL可被施加到作为所选存储器串的漏极选择线的所选漏极选择线Selected DSL。另外，用于使漏极选择晶体管导通的漏极选择电压VDSL可被施加到作为未选存储器串的漏极选择线的未选漏极选择线UnselectedDSL。这样，可防止未选串的沟道电位通过施加到未选字线Unselected WL的高电位验证通过电压Vpass而过度增加。
用于使源极选择晶体管导通的源极选择电压VSSL可被施加到作为所选存储器串的源极选择线的所选源极选择线Selected SSL。用于使源极选择晶体管导通的源极选择电压VSSL可被施加到作为未选存储器串的源极选择线的未选源极选择线Unselected SSL。这样，可防止未选串的沟道电位通过施加到未选字线Unselected WL的高电位验证通过电压Vpass而过度增加。
接地电压可被施加到公共源极线CSL。
在T1，施加到未选漏极选择线Unselected DSL和未选源极选择线Unselected SSL的漏极选择电压VDSL和源极选择电压VSSL可放电。例如，存储器装置可将具有接地电压电平的接地电压施加到未选漏极选择线Unselected DSL和未选源极选择线Unselected SSL。这样，未选串可与位线和公共源极线CSL分离并处于浮置状态。
在T2，所选字线Selected WL的电位可增大至均衡电压Veq。均衡电压Veq可具有与验证通过电压Vpass相同的电平。根据实施方式，在T2，施加到所选字线Selected WL的电压可具有与施加到未选字线GROUP 1Unselected WL和GROUP 2Unselected WL的电压相同的电平。
由于字线之间的窄空间，可在字线之间发生电容耦合。在放电时段中，所有字线可同时放电至与0V对应的接地电压或非常低的预定电压。因此，字线之间的电容耦合可防止预定字线的电压稳定地放电至接地电压电平。换言之，未选字线GROUP 1Unselected WL和GROUP 2Unselected WL可由于RC延迟而缓慢放电，并且所选字线Selected WL可由于与相邻的未选字线Unselected WL的电容耦合而瞬时降低至低于0V的负电压的电压电平。
因此，当所选字线Selected WL的电压在被调节至与施加到未选字线GROUP1Unselected WL和GROUP 2Unselected WL的电压相同的电平之后放电时，可允许更稳定的放电。
在T2，所选漏极选择线Selected DSL可放电至0V的接地电压。控制电压Vctrl1可被施加到所选源极选择线Selected SSL。
在T3至T5期间，第一放电电压Vdch1可被施加到所选字线Selected WL。放电电压Vdch1可高于0V并且低于均衡电压Veq。
在T3至T5期间，第二放电电压Vdch2可被施加到第二未选字线组GROUP2Unselected WL。根据实施方式，第二放电电压Vdch2可具有低于第一放电电压Vdch1的电平。根据实施方式，放电电压Vdch2可具有可在T4将施加到公共源极线CSL的预充电电压Vpre传送到沟道区域的最小电压电平。
在T3，第一未选字线组GROUP 1Unselected WL的电压可放电至接地电压。换言之，0V可被施加到第一未选字线组GROUP 1Unselected WL。
在T4至T5期间，可通过公共源极线CSL对沟道电压进行预充电。
例如，在T4，控制电压Vctrl可被施加到未选源极选择线Unselected SSL。另外，预充电电压Vpre可被施加到公共源极线CSL。根据实施方式，控制电压Vctrl可使未选串的源极选择晶体管导通，以使得施加到公共源极线CSL的预充电电压Vpre可被传送到沟道区域。根据实施方式，控制电压Vctrl可具有高于第一放电电压Vdch1的电平。
在T5，所选字线Selected WL、第二未选字线组GROUP 2Unselected WL、所选源极选择线Selected SSL和未选源极选择线Unselected SSL可放电至接地电压。换言之，存储器装置可将0V施加到所选字线Selected WL、第二未选字线组GROUP 2Unselected WL、所选源极选择线Selected SSL和未选源极选择线Unselected SSL。
根据图13所示的实施方式，根据实施方式的存储器装置可在验证步骤的放电时段期间按两步对字线的电压进行放电。换言之，在P1期间第一放电电压Vdch1和第二放电电压Vdch2可被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL，并且在P2期间所有字线和选择线可放电至0V的接地电压。另外，在时段P1中的预定基准时间tref期间，控制电压Vctrl可被施加到未选源极选择线Unselected SSL，并且预充电电压可被施加到公共源极线CSL。结果，在负升压期间可防止由沟道中的电压电平差导致的HCI。
根据实施方式，随着编程循环增加，第一放电电压Vdch1和第二放电电压Vdch2被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL的时间P1可增加。另选地，随着编程脉冲的数量增加，第一放电电压Vdch1和第二放电电压Vdch2被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL的时间P1可增加。
根据各种实施方式，当控制电压Vctrl被施加到未选源极选择线Unselected SSL的时间是基准时间tref时，基准时间tref可随着编程循环增加而增加。另选地，基准时间tref可随着施加的编程脉冲的数量增加而增加。
在T4至T5期间，当存储器装置通过公共源极线对沟道电压进行预充电时，预充电电压Vpre可通过源极线侧被传送至沟道。另外，由于公共源极线CSL通过沟道联接到位线BL，所以预充电电压Vpre可通过沟道被传送至位线。
图14是示出根据实施方式的存储器装置的操作方法的波形图。
参照图14，T0’至T6’示出包括在编程操作中的验证步骤，T6’至T7’示出包括在编程操作中的编程电压施加步骤。存储器装置可在T0’之前执行编程电压施加步骤。
图14所示的T0’至T3’期间的操作以及存储器装置在T4’至T7’期间的操作可与图13所示的时段T0至T3期间的操作以及存储器装置在时段T4至T7期间的操作相同。
图14的实施方式可不同于图13的实施方式。与图13的实施方式相反，在图14的实施方式中，第二放电电压Vdch2可不施加到第二未选字线组GROUP 2Unselected WL并且可在T3’放电至接地电压。换言之，参照图14的实施方式，存储器装置可不使第二未选字线组GROUP 2Unselected WL经由第二放电电压Vdch2从验证通过电压Vpass放电至接地电压。相反，存储器装置可使第二未选字线组GROUP 2Unselected WL与第一未选字线组GROUP1Unselected WL一起从验证通过电压Vpass直接放电至接地电压。
图15是示出根据实施方式的存储器装置的操作方法的波形图。
参照图15，T0”至T6”示出包括在编程操作中的验证步骤，T6”至T7”示出包括在编程操作中的编程电压施加步骤。存储器装置可在T0”之前执行编程电压施加步骤。
验证步骤可包括预充电时段、评估时段和放电时段。
T0”至T1”可以是预充电时段，T1”至T2”可以是评估时段,，T3”至T6”可以是放电时段。
存储器单元可按照字线次序依次编程。因此，联接到未选字线Unselected WL当中的在所选字线Selected WL之前编程的字线的存储器单元可被编程，并且联接到要在所选字线Selected WL之后编程的字线的存储器单元可具有与擦除状态对应的阈值电压。
在图15中，假设存储器装置在从与源极选择线SSL相邻的字线WL到与漏极选择线DSL相邻的字线WL的方向上依次执行编程操作。换言之，图15的实施方式示出存储器单元在与图13和图14所示的实施方式相反的方向上编程。
因此，由于未选字线Unselected WL在所选字线Selected WL之后编程，所以联接到位于所选字线Selected WL和漏极选择线DSL之间的未选字线Unselected WL的存储器单元可具有擦除状态。另外，由于未选字线Unselected WL在所选字线Selected WL之前编程，所以联接到位于所选字线Selected WL和源极选择线SSL之间的未选字线Unselected WL的存储器单元可被编程为具有与存储的数据对应的阈值电压。
在图15中，第一未选字线组GROUP 1Unselected WL可包括位于所选字线SelectedWL和漏极选择线DSL之间的未选字线Unselected WL。第二未选字线组GROUP 2UnselectedWL可包括位于所选字线Selected WL和源极选择线SSL之间的未选字线Unselected WL。
联接到第一未选字线组GROUP 1Unselected WL的存储器单元可具有擦除状态，并且联接到第二未选字线组GROUP 2Unselected WL的存储器单元可具有编程状态。
在T0”至T1”期间，存储器装置可将验证电压Vpv施加到所选字线Selected WL并且可将验证通过电压Vpass施加到未选字线GROUP 1Unselected WL和GROUP 2UnselectedWL。可施加验证电压Vpv以确定所选存储器单元的编程状态。验证通过电压Vpass可使联接到未选字线GROUP 1Unselected WL和GROUP 2Unselected WL的存储器单元导通，以使得这些存储器单元可不受位线的电压影响。
用于使漏极选择晶体管导通的漏极选择电压VDSL可被施加到作为所选存储器串的漏极选择线的所选漏极选择线Selected DSL。另外，用于使漏极选择晶体管导通的漏极选择电压VDSL可被施加到作为未选存储器串的漏极选择线的未选漏极选择线SelectedDSL。这样，可防止未选串的沟道电位通过施加到未选字线Unselected WL的高电位验证通过电压Vpass而过度增加。
用于使源极选择晶体管导通的源极选择电压VSSL可被施加到作为所选存储器串的源极选择线的所选源极选择线Selected SSL。用于使源极选择晶体管导通的源极选择电压VSSL可被施加到作为未选存储器串的源极选择线的所选源极选择线Selected SSL。这样，可防止未选串的沟道电位通过施加到未选字线Unselected WL的高电位验证通过电压Vpass而过度增加。
接地电压可被施加到公共源极线CSL。
在T1”，施加到未选漏极选择线Unselected DSL和未选源极选择线UnselectedSSL的漏极选择电压VDSL和源极选择电压VSSL可放电。例如，存储器装置可将具有接地电压电平的接地电压施加到未选漏极选择线Unselected DSL和未选源极选择线UnselectedSSL。因此，未选串可与位线和公共源极线CSL分离并处于浮置状态。
在T2”，所选字线Selected WL的电位可增加至均衡电压Veq。均衡电压Veq可具有与验证通过电压Vpass相同的电平。另选地，根据实施方式，在T2”，施加到所选字线Selected WL的电压可具有与施加到未选字线GROUP 1Unselected WL和GROUP2Unselected WL的电压相同的电平。
在T2”，所选源极选择线Selected SSL可放电至0V的接地电压。控制电压Vctrl1可被施加到所选漏极选择线Selected DSL。
在T3”至T5”期间，第一放电电压Vdch1可被施加到所选字线Selected WL。放电电压Vdch1可高于0V并低于均衡电压Veq。
在T3”至T5”期间，第二放电电压Vdch2可被施加到第二未选字线组GROUP2Unselected WL。根据实施方式，第二放电电压Vdch2可具有低于第一放电电压Vdch1的电平。根据实施方式，放电电压Vdch2可具有可在T4”将施加到公共源极线CSL的预充电电压Vpre传送至沟道区域的最小电压电平。
在T3”，第一未选字线组GROUP 1Unselected WL的电压可放电至接地电压GND。换言之，0V可被施加到第一未选字线组GROUP 1Unselected WL。
在T4”至T5”期间，可通过位线对沟道电压进行预充电。
例如，控制电压Vctrl可在T4”被施加到未选漏极选择线Unselected DSL。另外，预充电电压Vpre可根据控制信号PBSENSE被施加到位线BL。根据实施方式，控制电压Vctrl可使未选串的漏极选择晶体管导通，以使得施加到位线BL的预充电电压Vpre可被传送至沟道区域。根据实施方式，控制电压Vctrl可具有高于第一放电电压Vdch1的电平。
在T5”，所选字线Selected WL、第二未选字线组GROUP 2Unselected WL、所选源极选择线Selected SSL和未选源极选择线Unselected SSL可放电至接地电压。换言之，存储器装置可将0V施加到所选字线Selected WL、第二未选字线组GROUP 2Unselected WL、所选漏极选择线Selected DSL和未选漏极选择线Unselected DSL。
根据图15所示的实施方式，根据实施方式的存储器装置可在验证步骤的放电时段期间按两步对字线的电压进行放电。换言之，在P1期间第一放电电压Vdch1和第二放电电压Vdch2可被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL，并且在P2期间所有字线和选择线可放电至0V的接地电压。另外，在时段P1中的预定基准时间期间，控制电压Vctrl可被施加到未选漏极选择线Unselected DSL，并且预充电电压可被施加到位线BL。结果，可在负升压期间防止由沟道中的电压电平差导致的HCI。
根据实施方式，第一放电电压Vdch1和第二放电电压Vdch2被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL的时间(P1)可随着编程循环增加而增加。另选地，第一放电电压Vdch1和第二放电电压Vdch2被施加到所选字线Selected WL和第二未选字线组GROUP 2Unselected WL的时间P1可随着编程脉冲的数量增加而增加。
根据各种实施方式，当控制电压Vctrl被施加到未选漏极选择线Unselected DSL的时间是基准时间tref时，基准时间tref可随着编程循环增加而增加。另选地，基准时间tref可随着施加的编程脉冲的数量增加而增加。
图16是示出根据实施方式的存储器装置的操作方法的波形图。
参照图16，T0”’至T6”’示出包括在编程操作中的验证步骤，T6”’至T7”’示出包括在编程操作中的编程电压施加步骤。存储器装置可在T0”’之前执行编程电压施加步骤。
除了用于第二未选字线组GROUP 2Unselected WL的T4’”至T5’”之外，图16所示的T0”’至T3”’期间的操作以及存储器装置在T4”’至T7”’期间的操作可与图15所示的时段T0”至T3”期间的操作以及存储器装置在时段T4”至T7”期间的操作相同。
图16的实施方式可不同于图15的实施方式。与图15的实施方式相反，在图16的实施方式中，第二放电电压Vdch2可不施加到第二未选字线组GROUP 2Unselected WL并且可在T3”放电至接地电压。换言之，参照图16的实施方式，存储器装置可不使第二未选字线组GROUP 2Unselected WL经由第二放电电压Vdch2从验证通过电压Vpass放电至接地电压。存储器装置可使第二未选字线组GROUP 2Unselected WL与第一未选字线组GROUP1Unselected WL一起从验证通过电压Vpass直接放电至接地电压。
图17是示出图2的控制逻辑120中所包括的编程操作控制器750的配置的框图。
如图17所示，存储器装置100可包括存储器单元阵列710、行解码器720、电压发生器730、页缓冲器组740和编程操作控制器750。将主要描述编程操作控制器750的操作，因为存储器单元阵列710、行解码器720、电压发生器730和页缓冲器组740按照与上面参照图2描述的存储器单元阵列110、行解码器121、电压发生器122和页缓冲器组123相同的方式配置和操作。
编程操作控制器750可被包括在上面参照图2描述的控制逻辑130中。
参照图17，编程操作控制器750可包括状态机751、验证相关电压控制器752、字线控制信号发生器753、选择线控制信号发生器754、页缓冲器控制信号发生器755和源极线控制器756。
状态机751可根据从控制存储器装置的存储控制器输入的编程命令生成用于控制外围电路执行验证步骤的验证控制信号。例如，状态机751可向验证相关电压控制器752提供用于生成在验证步骤中使用的具有各种电平的验证相关电压的第一验证控制信号Verify CNTL1。验证相关电压控制器752可响应于第一验证控制信号Verify CNTL1生成用于控制电压发生器730的验证操作信号OPSIG(verify)并将所生成的验证操作信号OPSIG(verify)提供给电压发生器730。电压发生器730可响应于验证操作信号OPSIG(verify)生成在验证步骤中使用的各种验证相关电压Vop并将所生成的验证相关电压Vop提供给行解码器720。
根据实施方式，状态机751可生成用于控制在验证步骤的放电时段期间对公共源极线施加预充电电压的定时的第二验证控制信号Verify CNTL2，并且可将所生成的第二验证控制信号Verify CNTL2提供给源极线控制器756。
源极线控制器756可响应于第二验证控制信号Verify CNTL2将预充电电压CSL(verify)施加到存储器单元阵列710的公共源极线。
根据实施方式，状态机751可生成用于控制对联接到存储器单元阵列710的行线和位线施加验证相关电压Vop的定时的第三验证控制信号Verify CNTL3，并且可将所生成的第三验证控制信号Verify CNTL3提供给字线控制信号发生器753、选择线控制信号发生器754和页缓冲器控制信号发生器755。
字线控制信号发生器753和选择线控制信号发生器754可响应于第三控制验证控制信号Verify CNTL3将字线控制信号WL(verify)和选择线控制信号SL(verify)提供给行解码器。行解码器720可按照由字线控制信号WL(verify)和选择线控制信号SL(verify)确定的定时将电压发生器730所生成的验证相关电压Vop提供给存储器单元阵列710。
页缓冲器控制信号发生器755可响应于第三验证控制信号Verify CNTL3将用于控制页缓冲器组的页缓冲器控制信号PBSIGNAL(verify)提供给页缓冲器组740。页缓冲器组740可根据页缓冲器控制信号PBSIGNAL(verify)向联接到存储器单元阵列710的位线提供电压。
图18是示出图1的存储控制器200的实施方式的图。
存储控制器1000可联接到主机和存储器装置。响应于来自主机的请求，存储控制器1000可访问存储器装置。例如，存储控制器1000可被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000可在存储器装置与主机之间提供接口。存储控制器1000可被配置为驱动用于控制存储器装置的固件。
参照图18，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错码(ECC)块1030、主机接口1040、缓冲控制电路1050(缓冲控制器)、存储器接口1060和总线1070。
总线1070可在存储控制器1000的组件之间提供通道。
处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040来与外部主机通信，并且还通过存储器接口1060来与存储器装置通信。此外，处理器1010可通过缓冲控制电路1050来与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过FTL将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层FTL可接收逻辑块地址LBA并使用映射表将逻辑块地址LBA转换为物理块地址PBA。根据映射单元，可存在用于闪存转换层FTL的各种地址映射方法。典型地址映射方法可包括页映射方法、块映射方法和混合映射方法。
处理器1010可将从主机接收的数据随机化。例如，处理单元1010可使用随机化种子将从主机接收的数据随机化。随机化的数据可作为要存储的数据被提供给存储器装置并且可被编程在存储器单元阵列中。
在读操作期间，处理器1010可将从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机。
根据实施方式，处理器1010可运行软件或固件以执行随机化操作和去随机化操作。
存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC块1030可执行纠错。ECC块1030可基于要通过存储器接口1060写到存储器装置的数据执行ECC编码。ECC编码的数据可通过存储器接口1060传送到存储器装置。ECC块1030可基于通过存储器接口1060从存储器装置接收的数据执行ECC解码。例如，ECC块1030可作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来执行通信。
缓冲控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道来向存储器装置发送/从存储器装置接收命令、地址和数据。
例如，存储控制器1000可不包括存储器缓冲器1020和缓冲控制电路1050。
例如，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000中的非易失性存储器装置(例如，只读存储器)加载代码。在另一示例中，处理器1010可通过存储器接口1060从存储器装置加载代码。
例如，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000中发送数据，并且控制总线可被配置为在存储控制器1000中发送诸如命令或地址的控制信息。数据总线和控制总线可彼此隔离，并且可彼此既不干扰也不影响。数据总线可联接到主机接口1040、缓冲控制电路1050、ECC块1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲控制电路1050、存储器缓冲器1020和存储器接口1060。
图19是示出应用了根据实施方式的存储装置的存储卡系统的框图。
参照图19，存储卡系统2000可包括存储控制器2100、存储器装置2200和连接器2300。
控制器2100可联接到存储器装置2200。控制器2100可访问存储器装置2200。例如，存储控制器2100可控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100可被配置为在存储器装置2200与主机之间提供接口。存储控制器2100可被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可按照与上面参照图2描述的存储控制器100相同的方式配置。
在实施方式中，控制器2100可包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和ECC块的组件。
存储控制器2100可通过连接器2300与外部装置通信。控制器2100可基于特定通信协议与外部装置(例如，主机)通信。在实施方式中，控制器2100可通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和快速非易失性存储器(NVMe)协议的各种通信协议中的至少一种与外部装置通信。在实施方式中，连接器2300可由上述各种通信协议中的至少一种限定。
在实施方式中，存储器装置2200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、自旋转移扭矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任一种。
存储控制器2100和存储器装置2200可被集成到单个半导体装置中以形成存储卡。例如，存储控制器2100和存储器装置2200可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
图20是示出应用根据实施方式的存储装置的固态驱动器(SSD)系统的示例的框图。
参照图20，SSD系统3000可包括主机3100和SSD 3200。SSD 3200可通过信号连接器3001来与主机3100交换信号SIG，并且可通过电源连接器3002来接收电力PWR。SSD 3200可包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可执行上面参照图1描述的存储控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。在实施方式中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、快速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和快速非易失性存储器(NVMe)接口的各种接口中的至少一种限定的信号。
辅助电源3230可通过电源连接器3002联接到主机3100。辅助电源3230可被供应有来自主机3100的电力PWR并且可被充电。当来自主机3100的电力供应没有顺畅地执行时，辅助电源3230可供应SSD 3200的电力。在实施方式中，辅助电源3230可被设置在SSD 3200内部或者设置在SSD 3200外部。例如，辅助电源3230可被设置在主板中，并且可向SSD 3200供应辅助电力。
缓冲存储器3240可用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可暂时地存储从主机3100接收的数据或者从多个闪存3221至322n接收的数据，或者可暂时地存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图21是示出应用了根据实施方式的存储装置的用户系统的框图。
参照图21，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可运行包括在用户系统4000中的组件、操作系统(OS)或用户程序。在实施方式中，应用处理器4100可包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)提供。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2SDRAM和LPDDR3SDRAM的易失性RAM或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施方式中，应用处理器4100和存储器模块4200可基于叠层封装(PoP)来封装，然后可作为单个半导体封装提供。
网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙或Wi-Fi通信的无线通信。在实施方式中，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。在实施方式中，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维(3D)结构的NAND闪存的非易失性半导体存储器装置。在实施方式中，存储模块4400可作为诸如用户系统4000的存储卡或外部驱动器的可移除存储介质(即，可移除驱动器)来提供。
在实施方式中，存储模块4400可包括多个非易失性存储器装置，所述多个非易失性存储器装置可按照与上面参照图2至图5描述的存储器装置相同的方式来操作。存储模块4400可按照与上面参照图1描述的存储装置50相同的方式来操作。
用户接口4500可包括向应用处理器4100输入数据或指令或者向外部装置输出数据的接口。在实施方式中，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置的用户输入接口。用户接口4500还可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电机的用户输出接口。
根据本公开，提供了一种具有改进的编程操作速度的存储器装置及其操作方法。
对于本领域技术人员而言将显而易见的是，在不脱离本公开的精神或范围的情况下，可对上述实施方式的示例进行各种修改。因此，本发明的实施方式旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
已参照附图描述了本公开的实施方式，并且在不限制其主题的情况下，应该根据本公开的精神来解释在说明书中使用的特定术语或词语。应该理解，本文所描述的基本构思的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求2018年5月18日提交于韩国知识产权局的韩国专利申请号10-2018-0056859的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种操作存储器装置的方法，该存储器装置包括多个存储器单元串，各个存储器单元串包括联接在公共源极线与位线之间的多个存储器单元、联接在所述公共源极线与所述多个存储器单元之间的源极选择线以及联接在所述位线与所述多个存储器单元之间的漏极选择线，所述方法包括以下步骤：
使联接到所述多个存储器单元的字线当中的所选字线的电压与未选字线的电压匹配；以及
在使所述所选字线和所述未选字线放电的同时，通过所述公共源极线对所述多个存储器单元串的沟道区域进行预充电。
2.根据权利要求1所述的方法，其中，使所述所选字线的电压与所述未选字线的电压匹配的步骤包括以下步骤：
将均衡电压施加到所述所选字线，所述均衡电压具有与施加到所述未选字线的电压相同的电平；以及
使所述多个存储器单元串当中的所选存储器单元串的漏极选择线放电。
3.根据权利要求2所述的方法，其中，所述均衡电压使联接到所述未选字线的存储器单元导通。
4.根据权利要求2所述的方法，其中，使所述所选字线的电压与所述未选字线的电压匹配的步骤还包括将控制电压施加到所述所选存储器单元串的源极选择线。
5.根据权利要求4所述的方法，其中，所述控制电压具有使联接到所述多个存储器单元串当中的未选存储器单元串的源极选择晶体管导通以将通过所述公共源极线施加的预充电电压传送至所述多个存储器单元串的所述沟道区域的最小电压电平。
6.根据权利要求1所述的方法，其中，对所述沟道区域进行预充电的步骤包括以下步骤：
将第一放电电压施加到所述所选字线并将第二放电电压施加到所述未选字线当中的位于所述所选字线与所述漏极选择线之间的第一未选字线组；以及
在施加所述第一放电电压和所述第二放电电压的同时，将接地电压施加到包括位于所述所选字线与所述源极选择线之间的未选字线的第二未选字线组。
7.根据权利要求6所述的方法，其中，对所述沟道区域进行预充电的步骤还包括在所述第一放电电压和所述第二放电电压分别被施加到所述所选字线和所述第一未选字线组的同时，将控制电压施加到所述多个存储器单元串当中的未选存储器单元串的源极选择线达预定的基准时间。
8.根据权利要求7所述的方法，其中，所述第一放电电压具有大于所述第二放电电压的电压电平。
9.根据权利要求7所述的方法，其中，所述控制电压具有大于所述第一放电电压的电压电平。
10.根据权利要求6所述的方法，其中，对所述沟道区域进行预充电的步骤还包括在将控制电压施加到未选存储器单元串的源极选择线的同时，将预充电电压施加到所述公共源极线。
11.根据权利要求10所述的方法，其中，所述第二放电电压具有将所述预充电电压传送至所述沟道区域的最小电压电平。
12.根据权利要求10所述的方法，其中，对所述沟道区域进行预充电的步骤还包括在将所述预充电电压施加到所述公共源极线的同时，根据联接到所述所选字线的存储器单元中要存储的数据来设定位线电压。
13.根据权利要求1所述的方法，其中，对所述沟道区域进行预充电的步骤还包括以下步骤：
将第一放电电压施加到所述所选字线并将接地电压施加到所述未选字线；
在将所述第一放电电压施加到所述所选字线的同时，将控制电压施加到所述多个存储器单元串当中的未选存储器单元串的源极选择线达预定的基准时间；以及
在将所述控制电压施加到所述未选存储器单元串的所述源极选择线的同时，将预充电电压施加到所述公共源极线。
14.根据权利要求1所述的方法，其中，对所述沟道区域进行预充电的步骤还包括以下步骤：
将第一放电电压施加到所述所选字线并将第二放电电压施加到所述未选字线当中的要执行编程操作的未选字线；以及
在施加所述第一放电电压和所述第二放电电压的同时，将接地电压施加到所述未选字线当中的执行编程操作的未选字线。
15.根据权利要求14所述的方法，其中，对所述沟道区域进行预充电的步骤还包括以下步骤：
在所述第一放电电压被施加到所述所选字线并且所述第二放电电压被施加到要执行编程操作的所述未选字线的同时，将控制电压施加到所述多个存储器单元串当中的未选存储器单元串的漏极选择线和源极选择线中的一个达预定的基准时间；以及
在将所述控制电压施加到所述未选存储器单元串的所述漏极选择线和所述源极选择线中的一个的同时，将预充电电压施加到所述公共源极线和所述位线中的一个。
16.根据权利要求15所述的方法，其中，所述基准时间的长度随着编程电压被施加到联接到所述所选字线的存储器单元的次数增加而增加。
17.一种存储器装置，该存储器装置包括：
多个存储器单元串，各个存储器单元串包括联接在公共源极线与位线之间的多个存储器单元、联接在所述公共源极线与所述多个存储器单元之间的源极选择线以及联接在所述位线与所述多个存储器单元之间的漏极选择线；
外围电路，该外围电路被配置为执行多个编程循环，所述多个编程循环包括用于将编程电压施加到所述多个存储器单元当中的所选存储器单元的编程电压施加步骤以及用于验证所述所选存储器单元的编程状态的验证步骤；以及
编程操作控制器，该编程操作控制器被配置为当联接到所述所选存储器单元的所选字线和联接到未选存储器单元的多个未选字线在所述验证步骤中放电时，控制所述外围电路通过所述公共源极线或所述位线将预充电电压施加到所述多个存储器单元串的沟道区域，
其中，所述未选存储器单元包括除了所述所选存储器单元之外的所有存储器单元。
18.根据权利要求17所述的存储器装置，其中，所述编程操作控制器包括：
状态机，该状态机被配置为根据从被配置用于控制所述存储器装置的存储控制器输入的编程命令来生成用于控制所述外围电路执行所述验证步骤的验证控制信号；以及
验证相关电压控制器，该验证相关电压控制器被配置为响应于所述验证控制信号来生成用于指示生成在所述验证步骤中使用的多个电压的验证操作信号。
19.根据权利要求18所述的存储器装置，其中，所述编程操作控制器还包括源极线控制器，该源极线控制器被配置用于控制所述预充电电压被施加到所述公共源极线。
20.根据权利要求19所述的存储器装置，其中，所述编程操作控制器还包括：
字线控制信号发生器，该字线控制信号发生器被配置为控制电压被施加到所述所选字线和所述多个未选字线；
选择线控制信号发生器，该选择线控制信号发生器被配置为控制电压被施加到所述源极选择线和所述漏极选择线；以及
页缓冲器控制信号发生器，该页缓冲器控制信号发生器被配置为控制电压被施加到所述位线。
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