CN111105836B - 存储装置及其操作方法 - Google Patents

存储装置及其操作方法 Download PDF

Info

Publication number
CN111105836B
CN111105836B CN201910606055.XA CN201910606055A CN111105836B CN 111105836 B CN111105836 B CN 111105836B CN 201910606055 A CN201910606055 A CN 201910606055A CN 111105836 B CN111105836 B CN 111105836B
Authority
CN
China
Prior art keywords
word line
memory
failed
block
fail
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910606055.XA
Other languages
English (en)
Other versions
CN111105836A (zh
Inventor
徐民虎
金东眩
金承日
郑然镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180128475A external-priority patent/KR102679560B1/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111105836A publication Critical patent/CN111105836A/zh
Application granted granted Critical
Publication of CN111105836B publication Critical patent/CN111105836B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2015—Redundant power supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/85—Active fault masking without idle spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种存储装置及其操作方法以及一种存储器控制器，该存储器控制器控制包括多个存储块和多个电源模块的存储器装置，每个存储块包括多个字线组，每个字线组联接到多个存储器单元，多个电源模块分别向多个字线组提供电压，该存储器控制器包括：失败块检测器，在多个存储块之中检测擦除操作已失败的失败块，并且在每个失败块中包括的多个字线组之中检测失败字线组；失败块管理器，在多个电源模块之中检测向每个包括在失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块；以及电源缺陷控制器，控制存储器装置，使得缺陷电源模块被改变为多个电源模块之中的另一电源模块。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2018年10月25日提交的申请号为10-2018-0128475的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储装置及操作该存储装置的方法。
背景技术
通常，存储装置用于在诸如计算机或智能电话的主机装置的控制下存储数据。存储装置可以包括被配置为存储数据的存储器装置，以及被配置为控制存储器装置的存储器控制器。存储器装置主要分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是仅在被供应电力时存储数据并且当电源关闭时所存储的数据丢失的存储器装置。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
非易失性存储装置是即使当电源关闭时也保持所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪速存储器。
发明内容
本公开的各个实施例涉及一种具有提高的电源缺陷管理能力的存储装置，以及操作该存储装置的方法。
本公开的实施例可以提供一种存储器控制器，该存储器控制器被配置为控制包括多个存储块和多个电源模块的存储器装置，每个存储块包括多个字线组，每个字线组联接到多个存储器单元，多个电源模块被配置为分别向多个字线组提供电压，该存储器控制器包括：失败块检测器，被配置为在多个存储块之中检测擦除操作已失败的失败块，并且在失败块的每一个中包括的多个字线组之中检测失败字线组；失败块管理器，被配置为在多个电源模块之中检测向每个包括在失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块组；以及电源缺陷控制器，被配置为控制存储器装置，使得缺陷电源模块被改变为多个电源模块之中的另一电源模块。
本公开的实施例可以提供一种存储器装置，该存储器装置包括：存储器单元阵列，包括多个存储块，每个存储块包括多个字线组，每个字线组联接到多个存储器单元；电压发生器，包括配置为分别向多个字线组提供电压的多个电源模块；电源路由表，被配置为包括指示多个字线组与多个电源模块之间的关系的电源路由信息；以及控制逻辑，被配置为对多个存储块执行擦除操作，其中控制逻辑在外部控制器的控制下设置电源路由表，使得将向每个包括在失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块改变为多个电源模块之中的另一电源模块，并且其中失败块是存储块之中的、擦除操作已失败的存储块。
本公开的实施例可以提供一种存储器控制器，该存储器控制器被配置为控制存储器装置，该存储器装置包括：多个存储块，每个存储块包括多个字线组，每个字线组联接到多个存储器单元；以及多个电源模块，被配置为分别向多个字线组提供电压，该存储器控制器包括：失败块检测器，被配置为在多个存储块之中检测包括编程操作已失败的失败字线的失败块，并且在失败块中包括的多个字线组之中检测包括该失败字线的失败字线组；失败块管理器，被配置为在多个电源模块之中检测向每个包括在多个失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块；以及电源缺陷控制器，被配置为控制存储器装置，使得缺陷电源模块被改变为多个电源模块之中的另一电源模块。
本公开的实施例可以提供一种存储器装置，该存储器装置包括：存储器单元阵列，包括多个存储块，每个存储块包括多个字线组，每个字线组联接到多个存储器单元；电压发生器，包括被配置为分别向多个字线组提供电压的多个电源模块；电源路由表，被配置为包括指示多个字线组与多个电源模块之间的关系的电源路由信息；以及控制逻辑，被配置为对多个存储块的每一个中包括的多个字线执行编程操作，其中控制逻辑在外部控制器的控制下设置电源路由表，使得将向每个包括在多个失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块改变为多个电源模块之中的另一电源模块，并且其中失败块包括编程操作已失败的失败字线，并且其中失败字线组是失败块中包括的多个字线组之中的、包括失败字线的字线组。
本公开的实施例可以提供一种存储器系统，该存储器系统包括：存储器装置，包括：多个存储块，每个存储块联接到多个字线组；以及多个电源模块，被配置为通过字线组分别向存储块提供一个或多个电压；以及控制器，被配置为：控制存储器装置通过使用电压来对存储块执行数据变更操作；当对于存储块之中的两个或多个失败块内的两个或多个失败字线组联接的存储器单元的数据变更操作失败并且每个包括在失败块之中的不同失败块中的失败字线组被提供来自电源模块之中的缺陷电源模块的电压时，控制存储器装置以利用电源模块之中的正常电源模块替换缺陷电源模块。
附图说明
图1是示出根据本公开的实施例的存储装置的示图。
图2是示出图1的存储器装置的配置的示图。
图3是示出图2的存储器单元阵列的实施例的示图。
图4是示出根据本公开的实施例的图3的存储块BLK1到BLKz中的任意一个存储块BLKa的电路图。
图5是示出根据本公开的实施例的图3的存储块BLK1到BLKz中的任意一个存储块BLKb的电路图。
图6是示出根据本公开的实施例的存储器装置中包括的电源模块和字线组之间的对应关系的示图。
图7是示出根据本公开的实施例的电源路由表的示图，该电源路由表被配置为包括指示字线组与电源模块之间的对应关系的电源路由信息。
图8是示出根据本公开的实施例的存储器控制器的操作的示图。
图9是示出根据本公开的实施例的指示失败块中包括的多个字线组中的每一个是否为失败字线组的失败块信息的示图。
图10是示出被配置为包括图9的失败块信息的失败块表的示图。
图11是示出根据本公开的实施例的指示被缺陷电源模块提供电压的字线组的电源缺陷信息的示图。
图12是描述根据本公开的实施例的存储器控制器的操作的流程图。
图13是描述根据本公开的实施例的存储器控制器的操作的流程图。
图14是描述根据本公开的实施例的存储器控制器的操作的流程图。
图15是描述根据本公开的实施例的存储器控制器的操作的流程图。
图16是描述根据本公开的实施例的存储器装置的操作的流程图。
图17是示出根据本公开的实施例的图1的存储器控制器的示图。
图18是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
图19是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图20是示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
在本说明书或本申请中引入的本公开实施例中的具体结构或功能描述仅用于描述本公开的实施例。该描述不应被解释为限于本说明书或本申请中描述的实施例。
本公开可以以许多不同的形式来实现，并且不应该被解释为仅限于本文阐述的实施例，而是应该被解释为涵盖落入本发明的思想和技术范围内的修改、等同或替代方案。然而，应该理解的是，本说明书并不旨在将本公开限制于那些示例性实施例，并且本公开旨在不仅涵盖示例性实施例，而且涵盖落入本公开的精神和范围内的各种替代、修改、等同方案和其它实施例。
将理解的是，虽然术语“第一”、“第二”等可用于本文中以描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，它可以直接联接或连接到另一元件，或者可以在它们之间存在中间元件。相反，应当理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。应当以相同的方式解释描述元件之间的关系的其它表述，诸如“在......之间”、“直接在......之间”、“与......相邻”或“与......直接相邻”。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在加以限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包含”、“包括”、“具有”等指定所陈述的特征、整数、步骤、操作、元件、组件和/或它们的组合的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。
除非另有定义，否则本文中使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，本文中使用的术语应当被解释为具有与其在本说明书和相关领域的语境中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于形式化的意义来解释。
将省略对本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在省略不必要的描述，以便本公开的主题清楚。
在下文中，将通过参照附图描述本公开的示例性实施例来详细描述本公开。在下文中，将参照附图详细描述本公开的实施例。
图1是示出根据本公开的实施例的存储装置50的示图。
参照图1，存储装置50可以包括存储器装置100和存储器控制器200，存储器控制器200被配置为控制存储器装置100的操作。存储装置50可以是被配置为在诸如蜂窝手机、智能手机、MP3播放器、膝上型计算机、台式电脑、游戏机、TV、平板电脑或车载信息娱乐系统的主机300的控制下存储数据的装置。
存储装置50可以根据主机接口而被配置为各种类型的存储装置中的任意一种，主机接口是用于与主机300通信的方案。例如，存储装置50可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC或微型MMC型多媒体卡，SD、迷你SD、微型SD型安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡式存储装置，外围组件互连(PCI)卡式存储装置，高速PCI(PCI-E)型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以以各种封装类型中的任意一种的形式来制造。例如，存储装置50可以以诸如以下的各种封装类型中的任意一种的形式来制造：堆叠式封装(POP)型、系统级封装(SIP)型、片上系统(SOC)型、多芯片封装(MCP)型、板上芯片(COB)型、晶圆级制造封装(WFP)型和晶圆级堆叠封装(WSP)型。
存储器装置100可以在其中存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括被配置为在其中存储数据的多个存储器单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。每个存储块可以包括多个页面。在实施例中，每个页面可以是将数据存储在存储器装置100中或从存储器装置100读取所存储的数据的单位。每个存储块可以是擦除数据的单位。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。在本申请中，存储器装置100是NAND闪速存储器，然而，可以使用其它类型的存储器装置。
存储器装置100可从存储器控制器200接收命令和地址，并且访问由该地址选择的存储器单元阵列的区域。换言之，存储器装置100可以对由该地址选择的区域执行与命令相对应的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以从由地址选择的区域擦除数据。
存储器装置100可以包括多个电源模块。多个电源模块可以分别提供待施加到多个存储块的每一个中包括的多个字线组的电压。例如，每个电源模块可以提供待施加到多个存储块的每一个中包括的相应一个字线组的电压。在实施例中，每个电源模块可以提供待施加到两个或多个字线组的电压。
在实施例中，存储器装置100可以包括电源路由表131。电源路由表131可以包括指示字线组与电源模块之间的对应关系的电源路由信息。根据电源路由表的设置，每个字线组可以从相应的电源模块接收电压。
存储器控制器200可以控制存储装置50的全部操作。
当向存储装置50施加电力时，存储器控制器200可以执行固件。在存储器装置100是闪速存储器装置的情况下，存储器控制器200可以执行诸如闪存转换层(FTL)的固件，以用于控制主机300与存储器装置100之间的通信。
在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并将LBA转换为指示待存储数据的存储器单元的地址的物理块地址(PBA)，存储器单元被包括在存储器装置100中。
存储器控制器200可以响应于来自主机300的请求，控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在实施例中，存储器控制器200可以不考虑来自主机300的请求，自主地生成编程命令、地址和数据，并且将它们传送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在实施例中，存储器控制器200可以控制至少两个或多个存储器装置100。在这种情况下，存储器控制器200可以以交错方式控制存储器装置100，以便提高操作性能。
在实施例中，存储器控制器200可以包括电源管理器210。电源管理器210可以通过使用固件或处理器来实施。
电源管理器210可以在已经执行擦除操作或编程操作的存储块之中检测失败块，其中失败块是擦除操作或编程操作已失败的存储块。
在实施例中，如果由存储器装置100执行的擦除操作或编程操作已失败，则电源管理器210可以在失败块中包括的多个字线组之中检测失败字线组。电源管理器210可以生成指示失败块中包括的多个字线组中的每一个是否为失败字线组的失败块信息。
电源管理器210可以使用至少两个或多个失败块的失败块信息来检测包括在存储器装置100中的电源模块的缺陷。例如，当每个包括在不同失败块中的两个或多个失败字线组被提供来自相同电源模块的电压时，电源管理器210可以将该电源模块确定为有缺陷的。电源管理器210可以生成电源缺陷信息，其中电源缺陷信息指示向每个包括在不同失败块中的两个或多个失败字线组提供电力的电源模块是否为缺陷电源模块。
电源管理器210可以基于所生成的电源缺陷信息来将缺陷电源模块改变为正常电源模块。例如，电源管理器210可以基于电源缺陷信息，设置存储在存储器装置100中的电源路由表131，使得从缺陷电源模块接收电压的两个或多个失败字线组可以从正常电源模块接收电压。
电源管理器210可以向存储器装置100提供设置电源路由表131的设置参数命令，使得从缺陷电源模块接收电压的两个或多个失败字线组可以从正常电源模块接收电压。
主机300可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和负载减小的DIMM(LRDIMM)通信方法。
图2是示出图1的存储器装置100的配置的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLn联接到读取/写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。多个存储器单元之中的联接到相同字线的存储器单元被定义为一个页面。换言之，存储器单元阵列110包括多个页面。在实施例中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚设单元。此处，一个或多个虚设单元可以串联联接在漏极选择晶体管与存储器单元之间，以及源极选择晶体管与存储器单元之间。
存储器装置100的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)形成。
外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124和感测电路126。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL而联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。在实施例中，字线可以包括普通字线和虚设字线。在实施例中，行线RL还可以包括管道选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以对所接收的地址ADDR之中的块地址进行解码。地址解码器121可以根据所解码的块地址来选择存储块BLK1至BLKz中的至少一个。地址解码器121可以对所接收的地址ADDR之中的行地址进行解码。地址解码器121可以根据所解码的行地址，通过将从电压发生器122供应的电压施加到至少一个字线WL来选择所选择存储块中的至少一个字线WL。
在编程操作期间，地址解码器121可将编程电压施加到所选择字线，并且将具有低于编程电压的电平的通过电压施加到未选择字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选择字线，并且将高于验证电压的验证通过电压施加到未选择字线。
在读取操作期间，地址解码器121可将读取电压施加到所选择字线，并且将高于读取电压的读取通过电压施加到未选择字线。
在本公开的实施例中，可以基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，待输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据所解码的块地址来选择相应的存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择存储块联接的字线。
在本公开的实施例中，地址解码器121可以对所传送的地址ADDR之中的列地址进行解码。所解码的列地址可以被传送到读取/写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可以使用供应到存储器装置100的外部电源电压来生成多个电压。电压发生器122可以在控制逻辑130的控制下操作。
在实施例中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。从电压发生器122生成的内部电源电压可以用作存储器装置100的操作电压。
在实施例中，电压发生器122可以使用外部电源电压或内部电源电压生成多个电压。电压发生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
电压发生器122可以包括用于生成具有各种电压电平的多个电压、被配置为接收内部电源电压的多个泵浦电容器，并且可以在控制逻辑130的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
可以由地址解码器121将所生成的电压供应到存储器单元阵列110。
电压发生器122可以包括多个电源模块。每个电源模块可以提供待施加到多个存储块的每一个中包括的相应一个字线组的电压。在实施例中，每个电源模块可以提供待施加到两个或多个字线组的电压。
电源模块的数量可以大于或等于包括在存储块中的字线组的数量。不提供待施加到字线组的电压的电源模块可以是额外电源模块。
读取/写入电路123可以包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn而联接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可以在控制逻辑130的控制下操作。
第一至第n页面缓冲器PB1至PBn可以执行与数据输入/输出电路124的数据通信。在编程操作期间，第一至第n页面缓冲器PB1至PBn可以通过数据输入/输出电路124和数据线DL来接收待存储的数据。
在编程操作期间，当将编程脉冲施加到所选择字线时，第一至第n页面缓冲器PB1至PBn可以通过位线BL1至BLn来将通过数据输入/输出电路124接收的数据传送到所选择存储器单元。基于所传送的数据来对所选择页面中的存储器单元进行编程。联接到施加编程启用电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持与被施加编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可以通过位线BL1至BLn从所选择存储器单元读取数据，以确定存储器单元的阈值电压是否超过验证电压。
在读取操作期间，读取/写入电路123可以通过位线BL从所选择页面的存储器单元读取数据，并且将所读取的数据存储到第一至第n页面缓冲器PB1至PBn。
在擦除操作期间，读取/写入电路123可以浮置位线BL。在实施例中，读取/写入电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL而联接到第一至第n页面缓冲器PB1至PBn。数据输入/输出电路124可以在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括用于接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待存储的数据。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从包括在读取/写入电路123中的第一至第n页面缓冲器PB1至PBn接收的数据。
在读取操作或验证操作期间，感测电路126可以响应于由控制逻辑130生成的使能位信号来生成参考电流，将从读取/写入电路123接收的感测电压与由参考电流生成的参考电压进行比较，并将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124和感测电路126。控制逻辑130可以控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制电路130可以响应于命令CMD和地址ADD生成各种信号，并控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADD生成操作信号、行地址、读取/写入电路控制信号和使能位。控制逻辑130可以将操作信号输出到电压发生器122，将行地址输出到地址解码器121，将读取/写入控制信号输出到读取/写入电路123，并将使能位输出到感测电路126。此外，控制逻辑130可以响应于从感测电路126输出的通过信号或失败信号，确定目标存储器单元在验证操作期间是已通过验证还是未通过验证。
在实施例中，控制逻辑130可以包括电源路由表131。电源路由表131可以包括指示字线组和电源模块之间的对应关系的电源路由信息。控制逻辑130可以根据从参照图1描述的存储器控制器接收的设置参数命令来改变包括在电源路由表131中的电源路由信息。
在实施例中，控制逻辑130可以将改变的电源路由信息存储在系统块中。系统块可以是被分配为存储驱动存储器装置100和参照图1描述的存储器控制器所需的系统信息的存储块。
控制逻辑130可以控制电压发生器122，使得多个电源模块分别提供待施加到多个存储块的每一个中包括的多个字线组的电压。
图3是示出图2的存储器单元阵列110的实施例的示图。
参照图3，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块可以包括堆叠在基板上的多个存储器单元。存储器单元布置在+X方向、+Y方向和+Z方向上。将参照图4和图5更详细地描述每个存储块的结构。
图4是示出根据本公开的实施例的图3的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图4，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串可以沿行方向(即，+X方向)布置。在图5中，两个单元串被示出为沿列方向(即，+Y方向)布置。然而，该图示仅是为了便于描述，并且将理解的是，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp在与+Z方向相反的方向上连续地布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn在+Z方向上连续地布置，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
单元串的管道晶体管PT的各自的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在相应位线与存储器单元MCp+1至MCn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串可以联接到沿列方向延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
在沿行方向布置的单元串中的、联接到相同字线的存储器单元形成单个页面。例如，在第一行中的单元串CS11至CS1m之中，联接到第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m之中，联接到第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可以选择沿单个行方向布置的相应单元串。当选择字线WL1至WLn中的任意一个时，可以从所选择单元串之中选择相应单个页面。
在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的偶数编号单元串可以联接到各自的偶数位线。沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号单元串可以联接到各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以设置至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，可以提高存储块BLKa的操作可靠性，而存储块BLKa的大小可能增大。随着虚设存储器单元的数量减少，存储块BLKa的尺寸可以减小，但是存储块BLKa的操作可靠性可能降低。
为了有效地控制至少一个或多个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各自的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是示出根据本公开的实施例的图3的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
参照图5，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在基板(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，该基板设置在存储块BLKb的下部。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST联接在相应位线与存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可以联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。
因此，除了从每个单元串中去除管道晶体管PT之外，图5的存储块BLKb可以具有与图4的存储块BLKa类似的等效电路。
在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号单元串可以联接到各自的偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号单元串可以联接到各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以设置至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，可以提高存储块BLKb的操作可靠性，而存储块BLKb的大小可能增大。随着虚设存储器单元的数量减少，存储块BLKb的大小可以减小，但是存储块BLKb的操作可靠性可能降低。
为了有效地控制至少一个或多个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各自的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是示出根据本公开的实施例的存储器装置中包括的电源模块和字线组之间的对应关系的示图。
参照图6，电压发生器122可以包括多个电源模块。每个电源模块可以提供待施加到多个存储块的每一个中包括的相应一个字线组的电压。在实施例中，每个电源模块可以提供待施加到两个或多个字线组的电压。
电源模块的数量可以大于或等于包括在存储块中的字线组的数量。不提供待施加到字线组的电压的电源模块可以是额外电源模块。包括在电压发生器122中的电源模块的数量不限于本实施例的电源模块的数量。
每个存储块可以包括多个字线。每个存储块中包括的多个字线可以被划分为多个字线组。每个字线组可以包括多个字线。每个存储块中包括的字线的数量、存储块中包括的字线组的数量以及每个字线组中包括的字线的数量不限于本实施例的那些数量。
可以使用各种标准将包括在每个存储块中的多个字线划分为多个字线组。标准可以是每个字线的位置、字线被编程的顺序或者每个字线组中包括的字线的数量。
将基于多个存储块中的第零存储块BLK_0来描述字线组与电源模块之间的对应关系。可以以相同的方式将对应关系应用于多个存储块中的其它存储块。
在图6中，电压发生器122可以包括第一至第五电源模块(即，电源模块1至电源模块5)。第零存储块BLK_0可以包括第一至第三十二字线WL1至WL32。第一至第三十二字线WL1至WL32可以被划分为第一至第五字线组WL_GR1至WL_GR5。
第一字线组WL_GR1可以包括第二字线至第八字线WL2至WL8。第二字线组WL_GR2可以包括第九字线至第十六字线WL9至WL16。第三字线组WL_GR3可以包括第十七字线至第二十四字线WL17至WL24。第四字线组WL_GR4可以包括第二十五字线至第三十一字线WL25至WL31。第五字线组WL_GR5可以包括第一字线和第三十二字线WL1和WL32。
第一电源模块1至第五电源模块5可以分别对应于第零存储块BLK_0的第一字线组至第五字线组WL_GR1至WL_GR5。第一电源模块1至第五电源模块5可以分别提供待施加到第零存储块BLK_0的相应第一字线组至第五字线组WL_GR1至WL_GR5的电压。例如，第一电源模块1至第五电源模块5还可以分别提供待施加到其余存储块中的每一个内的相应第一字线组至第五字线组WL_GR1至WL_GR5的电压。
图7是示出根据本公开的实施例的电源路由表131的示图，该电源路由表131被配置为包括指示字线组与电源模块之间的对应关系的电源路由信息。
参照图1和图7，可以根据从存储器控制器200传送到存储器装置100的设置参数命令来改变包括在电源路由表131中的电源路由信息。可以基于电源路由表131来控制多个电源模块以分别提供待施加到多个存储块的每一个中包括的多个字线组的电压。
由电源路由信息指示的电源模块的数量和字线组的数量不限于本实施例的那些数量。每个存储块中包括的字线的数量、存储块中包括的字线组的数量以及每个字线组中包括的字线的数量不限于本实施例的那些数量。
参照图7，电源路由表131可以包括指示第一电源模块至第五电源模块PowerModule_1至Power Module_5与第一字线组至第五字线组WL_GR1至WL_GR5之间的对应关系的电源路由信息。
包括在每个存储块中的多个字线可以是第一至第三十二字线WL1至WL32。第一字线WL1可以是与源极选择线SSL相邻的字线，第三十二字线WL32可以是与漏极选择线DSL相邻的字线。可选地，在三维存储块结构中，第三十二字线WL32可以是与源极选择线SSL相邻的字线。在实施例中，第一字线WL1和第三十二字线WL32可以是边缘字线，其它字线可以是普通字线。在图7的实施例中，存储器装置100可以单独管理被配置为向边缘字线施加电压的电源模块。
在实施例中，第一字线组WL_GR1可以包括第二字线至第八字线WL2至WL8。第二字线组WL_GR2可以包括第九字线至第十六字线WL9至WL16。第三字线组WL_GR3可以包括第十七字线至第二十四字线WL17至WL24。第四字线组WL_GR4可以包括第二十五字线至第三十一字线WL25至WL31。第五字线组WL_GR5可以包括第一字线和第三十二字线WL1和WL32。
第一电源模块至第五电源模块Power Module_1至Power Module_5可以在存储器装置100的控制下分别提供待施加到第一字线组至第五字线组WL_GR1至WL_GR5的电压。存储器装置100可以单独管理被配置为提供施加到第五字线组WL_GR5的电压的第五电源模块Power Module_5，其中第五字线组WL_GR5包括作为边缘字线的第一字线WL1和第三十二字线WL32。
根据本公开的实施例，第一电源模块至第五电源模块Power Module_1至PowerModule_5可以根据具有单个存储块的多个字线组的电源路由表131来将电压提供到多个存储块中的每一个，这表示单个电源模块可以将电压提供到包括在不同存储块中的多个字线组。
图8是示出根据本公开的实施例的存储器控制器200的操作的示图。
参照图8，存储器装置100可以包括电源路由表131。
如参照图6和图7所描述的，电源路由表131可以包括指示字线组与电源模块之间的对应关系的电源路由信息。可以根据从存储器控制器200传送到存储器装置100的设置参数命令来改变包括在电源路由表131中的电源路由信息。
可以基于电源路由表131来控制多个电源模块以分别提供待施加到多个存储块的每一个中包括的多个字线组的电压。
电源管理器210可以包括失败块检测器211、失败块管理器212和电源缺陷控制器213。
在实施例中，失败块检测器211可以在已执行擦除操作的存储块之中检测失败块，其中失败块是擦除操作已失败的存储块。失败块可以是用于擦除操作的擦除验证操作已失败的存储块。擦除验证操作可以是将擦除验证电压施加到属于所选择区域的字线并且读取相应的存储器单元的操作。可以根据失败位的数量来确定擦除验证操作的通过或失败，其中失败位的数量指示在所选择区域中包括的存储器单元之中，具有高于擦除验证电压的阈值电压的存储器单元的数量。如果失败位的数量超过预设值，则擦除验证操作可能失败。擦除验证电压可以是接地电压。擦除验证电压可以是负电压、0V或正电压。
换言之，作为将擦除验证电压施加到与失败块联接的字线并且读取相应的存储器单元的擦除验证操作的结果，失败块可以是失败位的数量超过预设值的存储块。
如果检测到失败块，则失败块检测器211可以对包括在失败块中的多个字线组中的每一个执行擦除验证操作。可选地，可以对包括在失败块中的多个字线中的每一个执行擦除验证操作。
可以根据指示在字线组或字线中包括的存储器单元之中，具有高于擦除验证电压的阈值电压的存储器单元的数量的失败位的数量，来确定对字线组或字线的擦除验证操作的通过或失败。失败位的数量超过预设值的字线组可以是失败字线组。失败位的数量超过预设值的字线可以是失败字线。
失败块检测器211可以生成失败块信息Fail Block Info，该失败块信息FailBlock Info指示失败块中包括的多个字线组中的每一个是否为失败字线组。失败块检测器211可以将所生成的失败块信息Fail Block Info提供到失败块管理器212。
在实施例中，失败块检测器211可以检测失败块，该失败块为包括编程验证操作已失败的字线的存储块。编程验证操作可以是将编程验证电压施加到所选择字线并且读取相应的存储器单元的操作。可以根据失败位的数量来确定编程验证操作的通过或失败，其中失败位的数量指示在所选择字线中包括的存储器单元之中，具有低于编程验证电压的阈值电压的存储器单元的数量。如果失败位的数量超过预设值，则编程验证操作可能失败。编程验证电压可以是预设电压。编程验证电压可以是负电压、0V或正电压。除非编程验证操作在预定的编程循环内通过，否则编程操作可能失败。
如果检测到作为包括编程验证操作已失败的字线的存储块的失败块，则失败块检测器211可以在失败块中包括的多个字线组之中检测失败字线组，其中失败字线组为包括编程验证操作已失败的字线的字线组。
失败块检测器211可以生成失败块信息Fail Block Info，该失败块信息FailBlock Info指示失败块中包括的多个字线组中的每一个是否为失败字线组。失败块检测器211可以将所生成的失败块信息Fail Block Info提供到失败块管理器212。
失败块管理器212可以包括失败块表，失败块表用于存储从失败块检测器211提供的失败块信息Fail Block Info。
根据每个包括在不同失败块中的两个或多个失败字线组是否被提供来自相同电源模块的电压，失败块管理器212可以在多个电源模块之中检测缺陷电源模块。
基于失败块表，如果每个包括在不同失败块中的两个或多个失败字线组被提供来自相同电源模块的电压，则失败块管理器212可以生成电源缺陷信息Power Defect Info。电源缺陷信息Power Defect Info可以是指示向每个包括在不同失败块中的两个或多个失败字线组提供电力的电源模块是否为缺陷电源模块的信息。失败块管理器212可以确定向每个包括在不同失败块中的两个或多个失败字线组提供电力的电源模块为缺陷电源模块。
失败块管理器212可以将基于失败块表生成的电源缺陷信息Power Defect Info提供给电源缺陷控制器213。
电源缺陷控制器213可以基于所接收的电源缺陷信息Power Defect Info，将对每个包括在不同失败块中的两个或多个失败字线组的电压供应从缺陷电源模块改变为正常电源模块。详细地，电源缺陷控制器213可以设置电源路由表，使得将提供待施加到每个包括在不同失败块中的两个或多个失败字线组的电压的电源模块改变为正常电源模块。电源缺陷控制器213可以向存储器装置100提供设置参数命令以改变电源路由信息。失败块检测器211、失败块管理器212和电源检测控制器213可以分别通过使用固件或处理器来实施。进一步地，可以通过使用固件或包括内部存储装置的处理器来实施失败块管理器212。
正常电源模块可以是多个电源模块之中的、与缺陷电源模块不同的电源模块。在实施例中，正常电源模块可以是向除失败字线组之外的任意一个字线组提供电压的电源模块。在实施例中，正常电源模块可以是提供待施加到多个字线组之中的、与彼此对应的至少一个失败字线组不同且相邻的字线组的电压的电源模块。可选地，正常电源模块可以是多个电源模块之中的、不提供待施加到字线组的电压的额外电源模块。
在实施例中，正常电源模块可以是提供待施加到存储器装置100中包括的多个字线组之中的、已通过擦除验证操作的字线组的电压的电源模块。
图9是示出根据本公开的实施例的指示失败块中包括的多个字线组中的每一个是否为失败字线组的失败块信息的示图。
将参照图9描述已经执行擦除操作的存储块之中的、作为失败块的存储块BLK_1的失败块信息。存储块BLK_1可以包括第一字线组至第五字线组WL_GR1至WL_GR5。第一字线组WL_GR1和第三字线组至第五字线组WL_GR3至WL_GR5中的每一个可以是擦除验证操作已通过的字线组。
第二字线组WL_GR2可以是作为擦除验证操作已失败的字线组的失败字线组。此处，第二字线组WL_GR2中包括的第九字线至第十六字线WL9至WL16之中的至少一个字线可以是擦除验证操作已失败的字线。
失败字线可以是作为对字线施加擦除验证电压并且读取相应的存储器单元的擦除验证操作的结果，失败位的数量超过预设值的字线。
在本公开的实施例中，失败块可以是包括编程操作已失败的字线的存储块。编程操作已失败的字线可以是用于编程操作的编程验证操作已失败的字线。此处，编程验证操作可以是将编程验证电压施加到所选择字线并且读取相应的存储器单元的操作。根据失败位的数量，可以确定编程验证操作的通过或失败，其中失败位的数量指示在所选择字线中包括的存储器单元之中，具有低于编程验证电压的阈值电压的存储器单元的数量。如果失败位的数量超过预设值，则编程验证操作可能失败。
将参照图9描述存储块BLK_1的失败块信息，其中存储块BLK_1对应于作为包括编程操作已失败的字线的存储块的失败块。存储块BLK_1可以包括第一字线组至第五字线组WL_GR1至WL_GR5。
例如，如果对属于第二字线组WL_GR2的字线之中的第九字线WL9的编程操作已失败，则可以将第二字线组WL_GR2确定为失败字线组。
图10是示出被配置为包括图9的失败块信息的失败块表的示图。
参照图10，失败块表可以包括作为失败块的存储块的失败块信息。失败块表可以存储在参照图8描述的失败块管理器212中。包括在失败块表中的存储块的失败块信息的条数不限于该实施例。
在本公开的实施例中，失败块可以是擦除操作已失败的存储块。失败字线组可以是擦除验证操作已失败的字线组。包括在与失败字线组相对应的字线组中的至少一个字线可以是擦除验证操作已失败的字线。
在本公开的实施例中，失败块可以是包括编程操作已失败的字线的存储块。失败字线组可以是包括编程操作已失败的字线的字线组。编程操作已失败的字线可以是用于编程操作的编程验证操作已失败的字线。
参照图10，失败块表可以包括第一存储块BLK_1的失败块信息、第三存储块BLK_3的失败块信息以及第i存储块BLK_i的失败块信息(i为3或更大的正整数)。
第一存储块BLK_1的失败块信息指示第一存储块BLK_1中包括的第一字线组至第五字线组WL_GR1至WL_GR5中的第二字线组WL_GR2是失败字线组。第三存储块BLK_3的失败块信息指示第三存储块BLK_3中包括的第一字线组至第五字线组WL_GR1至WL_GR5中的第二字线组WL_GR2是失败字线组。第i存储块BLK_i的失败块信息指示第i存储块BLK_i中包括的第一字线组至第五字线组WL_GR1至WL_GR5中的第四字线组WL_GR4是失败字线组。
图11是示出根据本公开的实施例的指示被缺陷电源模块提供电压的字线组的电源缺陷信息的示图。
参照图11，电源缺陷信息可以是指示以下信息：当每个包括在不同的失败块中的两个或多个失败字线组被提供来自相同电源模块的电压时，向每个包括在不同的失败块中的两个或多个失败字线组提供电力的相同电源模块为缺陷电源模块。可以由失败块管理器212基于失败块表来生成电源缺陷信息。
图12是描述根据本公开的实施例的存储器控制器200的操作的流程图。
参照图12，在步骤S1201，存储器控制器200可以向存储器装置100提供对存储块的擦除命令。
在步骤S1203，存储器控制器200可以确定对存储块的擦除操作是否已经失败。作为确定结果，如果擦除操作已失败，则进程进行到步骤S1205，否则进程结束。如果对已经执行擦除操作的存储块的擦除验证操作失败，则存储器控制器200可以确定对存储块的擦除操作已失败。
在步骤S1205，存储器控制器200可以确定对包括在失败块中的每个字线组的擦除操作是否已经失败。失败块可以是擦除操作已失败的存储块。
在步骤S1207，存储器控制器200可以基于步骤S1205的确定结果生成失败块信息Fail Block Info，并将生成的失败块信息Fail Block Info存储到失败块管理器212的失败块表中。失败块信息Fail Block Info可以是指示失败块中包括的每个字线组是否为失败字线组的信息。
在步骤S1209，存储器控制器200可以确定是否已经完成针对所有失败块的失败块信息的生成。作为确定结果，如果已经完成了针对所有失败块的失败块信息Fail BlockInfo的生成，则进程结束，否则进程进行到步骤S1203。
图13是描述根据本公开的实施例的存储器控制器200的操作的流程图。
参照图13，在步骤S1301，存储器控制器200可以向存储器装置100提供对包括在存储块中的多个字线的编程命令。详细地，存储器控制器200可以向存储器装置100提供至少一个编程命令，使得存储器装置100对至少两个或多个存储块执行编程操作。
在步骤S1303，存储器控制器200可以确定响应于编程命令而对字线执行的编程操作是否已经失败。作为确定结果，如果编程操作已失败，则进程进行到步骤S1305，否则进程结束。
在步骤S1305，存储器控制器200可以在已经执行编程操作的存储块中包括的字线组之中确定包括失败字线的失败字线组。
失败字线组中包括的字线之中的至少一个字线可以是失败字线。失败字线可以是用于编程操作的编程验证操作已失败的字线。
在步骤S1307，存储器控制器200可以基于步骤S1305的确定结果来生成失败块信息Fail Block Info，并将所生成的失败块信息Fail Block Info存储到失败块管理器212的失败块表中。
图14是描述根据本公开的实施例的存储器控制器200的操作的流程图。
参照图14，在步骤S1401，存储器控制器200可以读取在失败块管理器212内的、存储失败块信息Fail Block Info的失败块表。
在步骤S1403，存储器控制器200可以确定失败块表中是否包括至少两个或多个失败块的信息。作为确定结果，如果在失败块表中包括至少两个或多个失败块的信息，则进程进行到步骤S1405，否则进程结束。
在步骤S1405，存储器控制器200可以参考电源模块来确定分别包括在失败块中的失败字线组是否彼此对应。详细地，存储器控制器200可以确定每个包括在不同失败块中的两个或多个失败字线组是否被提供来自相同电源模块的电压。作为确定结果，如果每个包括在不同失败块中的两个或多个失败字线组被提供来自相同电源模块的电压，则进程进行到步骤S1407，否则进程结束。
在步骤S1407，存储器控制器200可以生成电源缺陷信息，电源缺陷信息指示向每个包括在不同失败块中的两个或多个失败字线组提供电力的相同电源模块是否为缺陷电源模块。
在步骤S1409，存储器控制器200可以基于所生成的电源缺陷信息来改变提供待施加到每个包括在不同失败块中的两个或多个失败字线组的电力的缺陷电源模块。
图15是描述根据本公开的实施例的存储器控制器200的操作的流程图。
参照图15，在步骤S1501，存储器控制器200可以基于电源缺陷信息向存储器装置100提供用于将缺陷电源模块改变为正常电源模块的设置参数命令。
在步骤S1503，存储器控制器200可以向存储器装置100提供设置参数命令，从存储器装置100接收对设置参数命令的响应，并且确定根据设置参数命令的参数改变操作是否已经正常执行。作为确定结果，如果参数改变操作已经正常执行，则进程进行到步骤S1505，否则进程进行到步骤S1501。
在步骤S1505，存储器控制器200可以向存储器装置100提供编程命令，使得存储器装置100将改变的参数信息存储在系统块中。
图16是描述根据本公开的实施例的存储器装置100的操作的流程图。
参照图16，在步骤S1601，存储器装置100可以从存储器控制器200接收用于利用正常电源模块替换缺陷电源模块的设置参数命令。
在步骤S1603，存储器装置100可以根据所接收的设置参数命令来改变存储在易失性存储器中的寄存器值。存储器装置100可以根据改变的寄存器值来控制电源模块以分别提供待施加到相应字线组的电压。
在步骤S1605，存储器装置100可以接收从存储器控制器200提供的编程命令，并且将改变的寄存器值存储在系统块中。
图17是示出根据本公开的实施例的图1的存储器控制器的示图。
参照图17，存储器控制器1000联接到主机和存储器装置。响应于来自主机的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可以控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置与主机之间的接口。存储器控制器1000可以驱动用于控制存储器装置的固件。
存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的全部操作并执行逻辑操作。处理器1010可以通过主机接口1040而与外部主机通信，并且通过存储器接口1060而与存储器装置通信。另外，处理器1010可以通过缓冲器控制电路1050而与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表接收LBA并将LBA转换为PBA。可以根据映射的单位以各种方式修改使用FTL的地址映射方法。代表性的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以对从主机接收的数据进行随机化。例如，处理器1010可以使用随机化种子来对从主机接收的数据进行随机化。经随机化的数据可以被作为待存储的数据提供给存储器装置，并且可以被编程到存储器单元阵列。
在读取操作期间，处理器1010可以对从存储器装置接收的数据进行去随机化。例如，处理器1010可以使用去随机化种子来对从存储器装置接收的数据进行去随机化。经去随机化的数据可以被输出到主机。
在实施例中，处理器1010可以驱动软件或固件以执行随机化操作或去随机化操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储待由处理器1010运行的代码和命令。存储器缓冲器1020可以存储待由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060而写入到存储器装置的数据来执行ECC编码操作。ECC编码数据可以通过存储器接口1060被传送到存储器装置。ECC电路1030可以对通过存储器接口1060从存储器装置接收的数据执行ECC解码操作。例如，ECC电路1030可以作为存储器接口1060的组件而包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、寄存式DIMM(RDIMM)和负载减小的DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过信道与存储器装置通信命令、地址和数据。
例如，存储器控制器1000可以既不包括存储器缓冲器1020也不包括缓冲器控制电路1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器装置(例如，只读存储器)加载代码。可选地，处理器1010可以通过存储器接口1060从存储器装置加载代码。
例如，存储器控制器1000的总线1070可以划分为控制总线和数据总线。数据总线可以在存储器控制器1000中传输数据。控制总线可以在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离并且可以既不彼此干扰也不彼此影响。数据总线可以联接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图18是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
参照图18，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器装置2200和主机之间的接口。存储器控制器2100可以驱动用于控制存储器装置2200的固件。存储器控制器2100可以以与参照图1描述的存储器控制器200的方式相同的方式实现。
在实施例中，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定的通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)，电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可以由上述各种通信协议中的至少一种来定义。
在实施例中，存储器装置2200可以被实施为各种非易失性存储器装置中的任意一种，诸如电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋力矩磁性RAM(STT-MRAM)。
在实施例中，存储器控制器2100和存储器装置2200可以集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可以集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA)，紧凑型闪存卡(CF)，智能媒体卡(SM或SMC)，记忆棒，多媒体卡(MMC、RS-MMC或微型MMC)，SD卡(SD、迷你SD、微型SD或SDHC)或者通用闪存(UFS)的存储卡。
图19是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
参照图19，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可以执行上文参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和高速非易失性存储器(NVMe)接口。
辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以被供给来自主机3100的电力PWR，并且可以由电力PWR充电。当不能平稳地执行来自主机3100的电力供应时，辅助电源3230可以对SSD 3200供给电力。在实施例中，辅助电源3230可以位于SSD 3200内部或者位于SSD 3200外部。例如，辅助电源3230可以设置在主板中并且可以向SSD 3200供给辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图20是示出应用根据本公开的实施例的存储装置的用户系统的框图。
参照图20，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000、操作系统(OS)或用户程序中的组件。在实施例中，应用处理器4100可以包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM和LPDDR3 SDRAM的易失性RAM，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠式封装(POP)来封装，然后可以设置为单个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在实施例中，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储在存储模块4400中的数据传送到应用处理器4100。在实施例中，存储模块4400可以被实施为非易失性半导体存储器装置，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以被设置为可移动存储介质(即，可移动驱动器)，诸如存储卡或用户系统4000的外部驱动器。
在实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以以与上文参照图1描述的存储器装置100的方式相同的方式操作。存储模块4400可以以与上文参照图1描述的存储装置50的方式相同的方式操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令或者将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和马达。
本公开的各个实施例可以提供具有提高的电源缺陷管理能力的存储装置，以及操作该存储装置的方法。
尽管已经公开了本公开的实施例，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可行的。
因此，本公开的范围必须由所附权利要求及权利要求的等同方案限定，而不是由前面的描述限定。
在以上讨论的实施例中，可以选择性地执行或跳过所有步骤。另外，每个实施例中的步骤可能不总是以常规顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。
已经参照附图描述了本公开的实施例，并且应当根据本公开的精神解释在说明书中使用的特定术语或词语，而不限制其主题。应当理解，本文中描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同方案中限定的本公开的精神和范围内。

Claims (21)

1.一种存储器控制器，控制包括多个存储块和多个电源模块的存储器装置，所述多个存储块中的每个包括多个字线组，所述多个字线组中的每个联接到多个存储器单元，所述多个电源模块分别向所述多个字线组提供电压，所述存储器控制器包括：
失败块检测器，在所述多个存储块之中检测擦除操作已失败的失败块，并且在每个所述失败块中包括的多个字线组之中检测失败字线组；
失败块管理器，在所述多个电源模块之中检测缺陷电源模块，所述缺陷电源模块向每个包括在所述失败块中之中的不同失败块中的两个或多个失败字线组提供电压；以及
电源缺陷控制器，控制所述存储器装置，使得所述缺陷电源模块被改变为所述多个电源模块之中的另一电源模块。
2.根据权利要求1所述的存储器控制器，
其中所述失败块检测器执行将擦除验证电压施加到所述多个存储块之中的所选择存储块中包括的多个字线组的擦除验证操作，并且当在所述擦除验证操作中所述所选择存储块中的失败位的数量超过预设值时，确定所述所选择存储块为失败块，并且
其中所述失败位的数量指示在所述所选择存储块中包括的多个存储器单元之中，具有高于所述擦除验证电压的阈值电压的存储器单元的数量。
3.根据权利要求1所述的存储器控制器，
其中所述失败块检测器执行将擦除验证电压施加到所述多个存储块之中的所选择存储块中包括的所述多个字线组的擦除验证操作，当所述所选择存储块中包括的多个字线组中的至少一个字线组包括失败字线时，确定所述所选择存储块为失败块，
其中所述失败字线是作为所述擦除验证操作的结果，失败位的数量超过预设值的字线，并且
其中所述失败位的数量指示在与所述失败字线联接的多个存储器单元之中，具有高于所述擦除验证电压的阈值电压的存储器单元的数量。
4.根据权利要求3所述的存储器控制器，其中所述失败块检测器生成失败块信息，所述失败块信息指示所述失败块中包括的多个字线组中的每个是否为包括所述失败字线的失败字线组。
5.根据权利要求4所述的存储器控制器，
其中所述失败块管理器存储包括所述失败块信息的失败块表，并且
其中当基于所述失败块表，每个包括在不同失败块中的两个或多个失败字线组被提供来自相同电源模块的电压时，所述失败块管理器生成指示所述相同电源模块为所述缺陷电源模块的电源缺陷信息。
6.根据权利要求1所述的存储器控制器，其中所述缺陷电源模块是所述多个电源模块之中的、向所述每个包括在不同失败块中的两个或多个失败字线组提供电压的电源模块。
7.根据权利要求1所述的存储器控制器，其中所述另一电源模块是向与所述每个包括在不同失败块中的两个或多个失败字线组不同且相邻的字线组提供电压的电源模块。
8.根据权利要求1所述的存储器控制器，其中所述电源缺陷控制器向所述存储器装置提供设置参数命令，所述设置参数命令用于控制所述存储器装置将所述缺陷电源模块改变为所述另一电源模块。
9.一种存储器装置，包括：
存储器单元阵列，包括多个存储块，所述多个存储块中的每个包括多个字线组，所述多个字线组中的每个联接到多个存储器单元；
电压发生器，包括分别向所述多个字线组提供电压的多个电源模块；
电源路由表，包括指示所述多个字线组与所述多个电源模块之间的关系的电源路由信息；以及
控制逻辑，对所述多个存储块执行擦除操作，
其中所述控制逻辑在外部控制器的控制下设置所述电源路由表，使得将向每个包括在失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块改变为所述多个电源模块之中的另一电源模块，并且
其中所述失败块是所述多个存储块之中的、擦除操作已失败的存储块。
10.根据权利要求9所述的存储器装置，
其中所述控制逻辑在所述外部控制器的控制下执行将擦除验证电压施加到所述多个存储块中包括的所述多个字线组的擦除验证操作，并且
其中所述两个或多个失败字线组是所述多个存储块中包括的所述多个字线组之中的、所述擦除验证操作已失败的字线组。
11.一种存储器控制器，控制存储器装置，所述存储器装置包括多个存储块，所述多个存储块中的每个包括多个字线组，所述多个字线组中的每个联接到多个存储器单元；以及多个电源模块，分别向所述多个字线组提供电压，所述存储器控制器包括：
失败块检测器，在所述多个存储块之中检测包括编程操作已失败的失败字线的失败块，并且在所述失败块中包括的多个字线组之中检测包括所述失败字线的失败字线组；
失败块管理器，在所述多个电源模块之中检测向每个包括在多个失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块；以及
电源缺陷控制器，控制所述存储器装置，使得所述缺陷电源模块被改变为所述多个电源模块之中的另一电源模块。
12.根据权利要求11所述的存储器控制器，其中所述失败块检测器执行将编程验证电压施加到已执行所述编程操作的字线的编程验证操作。
13.根据权利要求12所述的存储器控制器，其中所述失败字线是作为所述编程验证操作的结果，失败位的数量超过预设值的字线，并且
其中所述失败位的数量指示在与所述失败字线联接的多个存储器单元之中，具有低于所述编程验证电压的阈值电压的存储器单元的数量。
14.根据权利要求13所述的存储器控制器，其中所述失败块检测器生成失败块信息，所述失败块信息指示所述失败块中包括的多个字线组中的每个是否为所述失败字线组。
15.根据权利要求14所述的存储器控制器，
其中所述失败块管理器存储失败块表，所述失败块表包括多个所述失败块的失败块信息，并且
其中当基于所述失败块表，每个包括在不同失败块中的两个或多个失败字线组被提供来自相同电源模块的电压时，所述失败块管理器生成指示所述相同电源模块为缺陷电源模块的电源缺陷信息。
16.根据权利要求11所述的存储器控制器，其中所述缺陷电源模块是所述多个电源模块之中的、向所述每个包括在不同失败块中的两个或多个失败字线组提供电压的电源模块。
17.根据权利要求11所述的存储器控制器，其中所述另一电源模块是向与所述每个包括在不同失败块中的两个或多个失败字线组不同且相邻的字线组提供电压的电源模块。
18.根据权利要求11所述的存储器控制器，其中所述电源缺陷控制器向所述存储器装置提供设置参数命令，所述设置参数命令用于控制所述存储器装置将所述缺陷电源模块改变为所述另一电源模块。
19.一种存储器装置，包括：
存储器单元阵列，包括多个存储块，所述多个存储块中的每个包括多个字线组，所述多个字线组中的每个联接到多个存储器单元；
电压发生器，包括分别向所述多个字线组提供电压的多个电源模块；
电源路由表，包括指示所述多个字线组与所述多个电源模块之间的关系的电源路由信息；以及
控制逻辑，对所述多个存储块的每个中包括的多个字线执行编程操作，
其中所述控制逻辑在外部控制器的控制下设置所述电源路由表，使得将向每个包括在多个失败块之中的不同失败块中的两个或多个失败字线组提供电压的缺陷电源模块改变为所述多个电源模块之中的另一电源模块，
其中失败块包括所述编程操作已失败的失败字线，并且
其中失败字线组是所述失败块中包括的多个字线组之中的、包括所述失败字线的字线组。
20.根据权利要求19所述的存储器装置，其中所述另一电源模块是所述多个电源模块之中的、向与每个包括在不同失败块中的两个或多个失败字线组不同且相邻的字线组提供电压的电源模块。
21.一种存储器系统，包括：
存储器装置，包括：
多个存储块，所述多个存储块中的每个联接到多个字线组；以及
多个电源模块，通过所述字线组分别向所述存储块提供一个或多个电压；以及
控制器：
控制所述存储器装置以通过使用电压来对所述存储块执行数据变更操作；并且
当对与所述存储块之中的两个或多个失败块内的两个或多个失败字线组联接的存储器单元的所述数据变更操作失败并且每个包括在所述失败块之中的不同失败块中的失败字线组被提供来自所述电源模块之中的缺陷电源模块的电压时，控制所述存储器装置以利用所述电源模块之中的正常电源模块替换所述缺陷电源模块。
CN201910606055.XA 2018-10-25 2019-07-05 存储装置及其操作方法 Active CN111105836B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0128475 2018-10-25
KR1020180128475A KR102679560B1 (ko) 2018-10-25 저장 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN111105836A CN111105836A (zh) 2020-05-05
CN111105836B true CN111105836B (zh) 2023-05-05

Family

ID=70326813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910606055.XA Active CN111105836B (zh) 2018-10-25 2019-07-05 存储装置及其操作方法

Country Status (2)

Country Link
US (1) US11422905B2 (zh)
CN (1) CN111105836B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
KR20220067386A (ko) * 2020-11-17 2022-05-24 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20220163205A (ko) * 2021-06-02 2022-12-09 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1103985A (zh) * 1993-09-03 1995-06-21 莫托罗拉公司 测试静态ram的方法和装置
CN1397951A (zh) * 2001-07-18 2003-02-19 富士通株式会社 半导体存储器以及驱动半导体存储器的方法
JP2004253079A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
CN1979691A (zh) * 2005-12-07 2007-06-13 松下电器产业株式会社 半导体存储器件
CN102354534A (zh) * 2011-07-06 2012-02-15 钰创科技股份有限公司 检测存储器中连接缺陷的方法与可检测连接缺陷的存储器
US9502126B1 (en) * 2015-09-10 2016-11-22 SK Hynix Inc. Memory system and operating method thereof
CN106847339A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 存储器装置及其操作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6381670B1 (en) * 1997-01-07 2002-04-30 Aplus Flash Technology, Inc. Flash memory array having maximum and minimum threshold voltage detection for eliminating over-erasure problem and enhancing write operation
JP4260434B2 (ja) 2002-07-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ及びその動作方法
JP4904780B2 (ja) * 2005-11-07 2012-03-28 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
KR20150133350A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 메모리 모듈 및 이의 동작 방법
US9933838B2 (en) * 2014-09-24 2018-04-03 Seagate Technology Llc Power management in a storage compute device
KR102503169B1 (ko) * 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102669176B1 (ko) * 2017-01-03 2024-05-27 삼성전자주식회사 누설 전류 감지 장치 및 메모리 장치
US10613154B2 (en) * 2017-03-06 2020-04-07 Charter Communications Operating, Llc Redundant power supplies and in-field testing
US10629288B2 (en) * 2018-06-25 2020-04-21 Micron Technology, Inc. Adjustable voltage drop detection threshold in a memory device
US11216349B2 (en) * 2018-10-12 2022-01-04 Micron Technology, Inc. Reactive read based on metrics to screen defect prone memory blocks

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1103985A (zh) * 1993-09-03 1995-06-21 莫托罗拉公司 测试静态ram的方法和装置
CN1397951A (zh) * 2001-07-18 2003-02-19 富士通株式会社 半导体存储器以及驱动半导体存储器的方法
JP2004253079A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
CN1979691A (zh) * 2005-12-07 2007-06-13 松下电器产业株式会社 半导体存储器件
CN102354534A (zh) * 2011-07-06 2012-02-15 钰创科技股份有限公司 检测存储器中连接缺陷的方法与可检测连接缺陷的存储器
US9502126B1 (en) * 2015-09-10 2016-11-22 SK Hynix Inc. Memory system and operating method thereof
CN106531205A (zh) * 2015-09-10 2017-03-22 爱思开海力士有限公司 存储系统及其操作方法
CN106847339A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 存储器装置及其操作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
David j.Palframan等.ipatch: Intelligent fault patching to improve energy efficiency.《2015 IEEE 21st International Symposium on High Performance Computer Architecture (HPCA)》.2015,第428-438页. *
倪吉祥.基于RRAM非易失平均7T1R静态随机存储器研究.《中国优秀硕士学位论文全文数据库 信息科技辑》.2017,(第8期),第I137-23页. *

Also Published As

Publication number Publication date
KR20200046820A (ko) 2020-05-07
CN111105836A (zh) 2020-05-05
US20200133806A1 (en) 2020-04-30
US11422905B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
US11256614B2 (en) Memory controller for allocating logical address and method of operating the same
CN109388578B (zh) 存储装置及其操作方法
CN110502449B (zh) 存储装置及其操作方法
CN111258793B (zh) 存储器控制器及其操作方法
CN110399092B (zh) 存储装置以及操作存储装置的方法
US10776027B2 (en) Storage device and method of operating the same
CN111352855B (zh) 具有提高的映射更新速度的存储装置及其操作方法
US11119950B2 (en) Storage device and method of operating the same
CN110176261B (zh) 存储装置及其操作方法
CN112988049A (zh) 存储装置及其操作方法
CN111105836B (zh) 存储装置及其操作方法
CN112002367B (zh) 存储器装置以及操作该存储器装置的方法
US11194732B2 (en) Storage device and method of operating the same
CN110619912B (zh) 存储装置以及该存储装置的操作方法
CN115376596A (zh) 存储器设备和该存储器设备的操作方法
CN111258931A (zh) 存储器控制器及操作该存储器控制器的方法
US11036586B2 (en) Storage device and operating method thereof
CN114078530A (zh) 存储器装置及其操作方法
CN112151096B (zh) 存储器装置及其操作方法
CN111506515B (zh) 存储器控制器及其操作方法
CN111341372B (zh) 存储装置以及操作存储装置的方法
US11688464B2 (en) Storage device and method of operating the same
CN112289361B (zh) 存储器装置及其操作方法
CN112015588B (zh) 存储控制器以及操作该存储控制器的方法
CN111580743B (zh) 存储器控制器及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant