CN1979691A - 半导体存储器件 - Google Patents

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Abstract

半导体存储器件包括：存储单元，具有其中提供给包括在锁存器部分中的负载晶体管108和111的源极的电位不同于提供给字线105的电位和提供给位线106和107的电位中的至少一个的电路结构；锁存器电位控制电路101用于根据施加到测试模式设定管脚102上的信号，对正常操作模式和测试模式进行相互切换；以及读出/写入控制电路103，用于在测试模式中的至少读出操作的任意时期，将提供给负载晶体管108和111的源极的电位控制为比提供给字线105的电位和提供给位线106和107的电位中的至少一个低。

Description

半导体存储器件
技术领域
本发明涉及用于作为半导体存储器件的SRAM电路的技术，尤其涉及用于屏蔽在包括静态噪声容限(static noise margin)、写入电平等在内的单元特性上具有缺陷的比特的技术，有缺陷的比特由随时间的退化或者位于SRAM附近的逻辑电路的工作噪声造成的。
背景技术
在新近的精密半导体器件中，由尺寸减小造成的晶体管(以下称为“Tr”)特性的随机变化增加和由Tr特性的随机变化造成的SRAM特性的变化是严重的问题。在常规一代的半导体器件中，足以获得特定程度的电流放大系数比率(beta ratio)，电流放大系数比率是驱动Tr的驱动能力相对于存取Tr的驱动能力的比率。仅仅考虑生产过程中的工艺条件来大致确定单元尺寸。因此，随机变化的影响微不足道以致于使人们专心贯注于批次间变化(以下称为“全局变化”)的讨论。
然而，在65nm规则或者更新一代工艺的半导体器件中，每个芯片的随机变化与全局变化之间的比率由于尺寸减小而迅速增大。因此，采用传统结构，难以生产在兆比特的量级上具有良好单元特性的器件。为了解决该问题，正在研究多种技术，通过这些技术，例如，通过使得栅极长度、栅极宽度或者器件尺寸的其他要素大于工艺极限，来获得良好的单元特性，或者通过动态地控制从外围电路到存储单元的电源电位来缓解对于SRAM单元特性的要求。例如，参见Hitach Renesas的“ISSCC2005 Low-Power Embedded SRAM Moduleswith Expanded Margins for Writing”。
尽管付出了这些努力，但是与过去一代的工艺相比，越发难以获得优良的产品。单元特性容限确实正在降低。重要的SRAM特性包括：静态噪声容限(以下称为“SNM”)，表示在读操作过程中的单元稳定性；表示易于写入的写入电平；读操作过程中的单元电流以及维持电流(standby current)。参考图18，将介绍一种机制，采用该机制，不足的SNM将导致故障。
现在，假设位线1001和1002预充电到“高”电位，中间节点1003为“低”电位，中间节点1004为“高”电位，并且位线1001和1002以及中间节点1003和1004都是稳定的。从该状态开始执行读操作。当字线1000的电位变“高”时，将存取Tr1005置于ON状态。由于存取Tr1005和驱动Tr1012彼此处于ON状态，因此中间节点1003的电位变得略高于“低”电位。如果中间节点1003的电位超过反相器1007的逻辑阈值，则反相器1007执行反相。从而，将中间节点1004从“高”电位驱动到“低”电位。这引起故障。当负载Tr1009具有高能力(capability)并且驱动Tr1010具有低能力时，反相器1007的逻辑阈值变为“高”。即，当负载Tr1009具有较低的Vt电位时，由于中间节点1003的电位上升而存在更大的容限。当存取Tr1005处于“低”Vt电位、驱动Tr1012处于“高”Vt电位、负载Tr1099处于“高”Vt电位并且驱动Tr1010处于“低”Vt电位时，SNM退化。关于包括写入电平和单元电流在内的其他特性，变化的问题也会发生。
图21示出了“随机变化的平均值分布区域”，采用该图，能够在兆比特的量级上获得在LSI生产中可容忍的良好存储器。如上所述，管理半导体器件的生产正变得非常困难，这是因为在图21中用实线矩形表示的可容忍全局变化窗1200非常小。
在这种情况下，本发明人找到了以上问题的实际原因。
首先，单元特性以高的概率随时间退化。这在传统工艺流程中的器件中并不显著，这是因为对于良好的单元特性存在大的容限。然而，现在这是显著的，这是因为良好的单元特性的容限非常小，或者由冗余恢复技术来处理轻微缺陷的比特并作为合格产品出货。另外，如从名称中就可以了解，SNM对于电源噪声等敏感。因此一些存储器当被单独检测时工作正常，但是由于在其附近的大量逻辑电路的工作造成了提供给电源系统的噪声，使其变为有缺陷。
随时间退化的特定实例包括Pch Tr的NBTI(负偏置温度不稳定性)退化。这是器件退化的一种现象，当Pch Tr处于ON状态的状态即栅极处于低电位的状态持续时，Pch Tr的Vt电位转变为更高的电位。Nch Tr随时间退化的实例包括关于5V-和3V-这代系统所讨论的热载流子退化。
在低压精确工艺中，电源本身较低，并且仅通过在电源为ON的情况下将Pch Tr置于备用状态就会使Pch Tr发生NBTI退化。相对地，Nch Tr的热载流子退化仅仅在过渡操作过程中发生，在过渡操作中，操作LSI并且栅极处于中间电位状态。出于这个和其他原因，不认为Nch Tr的热载流子退化是严重的问题。
由于Pch Tr和Nch Tr之间的随时间的退化模式的差异等，可能发生的是，Nch Tr的Vt电位保持几乎不变，而仅仅Pch Tr的Vt电位从初始状态升高。在从器件生产开始假设的全局变化和操作极限之间几乎不存在容限的情况中，当Pch负载Tr随时间退化并且其Vt电位升高时，由于将与SRAM结合的反相器的逻辑阈值降低而引起在出货前测试时具有良好SNM的SRAM表现出SNM退化。在该情况下，可能发生图22所示的情况。明确地说，由窗口1200表示的良好产品区域“转移到Pch Tr的更高Vt电位”，如窗口1201所表示的那样。结果，窗口1201的左上角等超过了SNM极限。
除了对应于读出容限的SNM之外，NBTI退化还影响对应于写入容限的写入电平。事实是，随着Pch Tr的Vt电位的升高，写入变为更加容易。然而，NBTI退化的应力(stress)根据电位状态而改变。因此，在互补反相器锁存器当中，可能仅仅在延长时间段内处于ON状态的Pch中发生NBTI退化。结果，尽管一个负载Tr1009的Vt电位不偏移，但是由于NBTI退化使得其他负载Vt1011的Vt电位可能随时间升高。当位线1002的电位降低以执行写操作时，中间节点1004的电位变为“低”，这是由于负载Tr1009和存取Tr1006相互处于ON状态。反相器1008接收该电位。当负载Tr1011的Vt电位高时，反相器1008的逻辑阈值为低，并且写入电平可能退化使得写操作不能执行，除非中间节点1004的电位进一步降低。在上述中，已经介绍了Pch Tr侧的退化，但是Nch Tr侧的退化在将来可能变得明显。单元特性的随时间的退化并不局限于上述情况。
除了随时间的退化之外，可能由于操作环境而出现缺陷。例如，即使当通过使用检测器进行独立的SRAM块测试(macro test)或者评估没有发现问题时，但是由于LSI上位于SRAM附近的逻辑部分所执行的非常活跃的操作，或者由于其上安装SRAM的板的低强度(low strength)也可能产生缺陷。本发明人断定，需要得到一种适当的防止由随时间或操作环境而造成的单元特性退化的单元特性容限。
发明内容
因此，本发明的目的是提供一种半导体存储器件，其即使在单元特性随时间退化或者由操作环境变化而引起退化时，也能够获得适当的单元特性容限并由此避免产量的降低。
本发明涉及一种半导体存储器件，其用于利用字线和位线上的电位改变在存储单元上存储信息。为了达到上述目的，根据本发明的半导体存储器件包括存储单元、第一控制电路和第二控制电路。
所述存储单元具有这样的电路结构：提供给包括在锁存器部分中的负载Tr的源极的电位不同于提供给字线的电位和提供给位线的电位中的至少一个电位。控制电路根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换。在测试模式中的至少读操作(或者写操作)的任意时间内，第二控制电路将提供给负载Tr的源极的电位控制为比提供给字线的电位和提供给位线的电位中的至少一个低(或者高)，或者通过开关器件切断对负载Tr的源极的电位的供应以将负载Tr控制在非驱动状态。
所述存储单元可以具有这样的电路结构：提供给字线的电位不同于提供给包括在锁存器部分中的负载Tr的源极的电位和提供给位线的电位中的至少一个电位。在该情况下，在测试模式中的至少读操作(或者写操作)的任意时间内，第二控制电路对应于提供给负载Tr的源极的电位和提供给位线的电位中的至少一个，将提供给处于ON状态中的字线的电位控制为比在正常操作模式中的电位高(或者低)。
所述存储单元可以具有这样的电路结构：提供给位线的电位不同于提供给包括在锁存器部分中的负载Tr的源极的电位和提供给字线的电位中的至少一个电位。在该情况下，在测试模式中的至少读操作(或者写操作)的任意时间内，在对应于提供给负载Tr的源极的电位和提供给字线的电位中的至少一个的多条位线当中，第二控制电路控制提供给在写操作过程中保持在较高电位的位线的电位，使其高于(或者低于)在正常操作模式中的电位。
在所述存储单元具有包括Pch Tr和Nch Tr的锁存器部分的情况中，在测试模式中的至少读操作(或者写操作)的任意时间内，第二控制电路可以控制Pch Tr的衬底电位，使其高于(或者低于)在正常操作模式中的电位，并向Pch Tr施加反向偏压(或者正向偏压)，或者控制Nch Tr的衬底电位，使其高于(或者低于)在正常操作模式中的电位，并向Nch Tr施加正向偏压(或者反向偏压)。
优选地，同样在正常操作模式中的写操作的任意时间内，第二控制电路将提供给负载Tr的源极的电位控制为比提供给字线的电位和提供给位线的电位中的至少一个低，或者通过开关器件切断对负载Tr的源极的电位的供应来控制负载Tr以将其处于非驱动状态。第二控制电路优选地仅在存在作为读操作目标的存储单元的列或行上控制测试模式中的电位。
在测试模式中，第二控制电路可以控制提供给多个位线当中的在对存储单元进行写操作的过程中以较低电位操作的位线的电位，使其高于在正常操作模式中的电位。半导体存储器件还可以包括BIST电路，其用于向测试模式设定管脚提供测试信号并执行包括应力测试在内的检测。
本发明还涉及一种用于检测半导体存储器件的方法，所述半导体存储器件用于使用字线和位线上的电位改变在存储单元上存储信息。为了达到上述目的，根据依照本发明的方法，在写操作之后，至少包括存储单元的整个块(macro)电源或者电源部分的电位暂时从正常电位降低到预定的较低电位；电源的电位返回到正常电位，然后执行读操作；以及由读操作来执行通过/失败测定。
或者，在以正常电源电位执行写操作之后，整个大型电源的电位暂时从正常电位降低到预定的较低电位，或者将半导体存储器件设定为预定的静态噪声容限应力模式，并且在不进行通过/失败测定的条件下执行读操作；电源的电位返回到正常电位，然后再次执行读操作；并且由第二次执行的读操作来执行通过/失败测定。
在不进行通过/失败测定而执行读操作的情况下，当将字线置于ON状态时，期望同时激活多个字线，或者保持位线预充电。
根据本发明，所述半导体器件可以设定为不同于正常操作模式的测试模式。在存储单元锁存器部分中的第一电源的电位低于第二电源的电位，第二电源是字线驱动器电源和位线预充电电路电源中的至少一个。因此，反相器的逻辑阈值由于第一电源的效应而被降低，并且处于“低”电位的锁存器节点电位由于第二电源的效应而被升高。结果，很可能在读操作中发生数据破坏。因此，在苛刻的环境下对很可能随着时间发生的SNM退化进行测试，并且可以获得相对于随时间退化的LSI的工作容限。关于在读操作中用于降低位线的电位的单元电流，驱动Tr的栅极的“高”电位被稍微地降低。只要施加于存取Tr的栅极的位线电位和字线电位保持为高，那么提供有支配单元电流的反向偏压的驱动Tr和存取Tr的源极-漏极电位就不会降低。对于写操作，如果仅仅降低锁存器电位，则工作容限增加。如果不需要将测试还用作对于写入容限的测试，则能够执行测试，同时即使是在写操作过程中，锁存器部分的电源也为低。考虑到高温测试能够在室温或者更低的温度下执行。这抑制了检测成本的增长。
根据本发明，在读操作中，切断来自反相器锁存器部分的电源。这降低了存储单元锁存器部分的数据保持能力。因此，在读操作中，字线的电位变高。当存取Tr变为导通时，很可能发生错误的读取。
根据本发明，当存取Tr的ON阻抗降低时或者当位线的预充电电位升高时，很可能发生错误的读取。由于单元电流量高于正常操作模式中的单元电流，因此不会由于与单元电流有关的任何原因而在产量上产生损失。
根据本发明，通过将反向偏压施加到存储单元的Pch Tr的衬底电位上，能够在SNM正在降低的情况下执行应力测试。尤其是，仅仅是Pch Tr的阈值电压升高，而在Nch Tr侧没有变化。因此，单元电流量不会从正常操作模式中的单元电流量发生变化，因此可以进行准确测试。相应地，仅仅需要在读操作中施加衬底偏压。不需要添加缩短测试时间的测试方案(test pattern)。还能够通过将正向偏压施加到存储单元的Nch Tr的衬底电位而在SNM正在降低的情况下执行应力测试。
根据本发明，正常操作中所使用的“写入保证电路”也可以用作测试模式中的“用于读操作的应力电路”。这实现了Tr的有效使用，其降低了存储器块的面积。对每一列执行电源电位控制，因此其比在整个存储单元阵列上执行这种控制要快。这就容易地将电位设定为与用于写操作的正常操作中的电位相同的电平，并且与用于读操作的应力模式中的电位相同的电平。因此SNM应力测试也能够用作正常读取测试。因此，防止扩展测试方案，即，避免了测试成本的增加。通过以下方式能够在测试模式中产生写入电平应力模式：(i)增加存取Tr的ON阻抗以使写入特性退化，(ii)降低来自位线的“高”写入电位电平或者升高来自位线的“低”电平写入电位，以降低写入能力，或者(iii)将正向偏压施加到存储单元的Pch Tr的衬底电位或者将反向偏压施加到存储单元的Nch Tr的衬底电位，以增大存储器锁存器的数据保持能力。
根据本发明，正常操作中所使用的“SNM保证电路”也可以用作测试模式中的“写入电平应力电路”。这实现了Tr的有效使用，其降低了存储器块的面积。对每一列执行电源电位控制，因此其比在整个存储单元阵列上执行这种控制要快。这就容易地将电位设定为与用于写操作的正常操作中的电位相同的电平，并且与用于读操作的应力模式中的电位相同的电平。写入电平应力测试也能够用作正常写入测试。因此，防止扩展测试方案，即，避免了测试成本的增加。
根据本发明，通过简单地降低电源电位，即使在其中电源不能被划分等的结构中，也能够筛选出具有低锁存器保持能力的比特。另外，测试模式设定管脚能够用于降低存储器块中的电源电位。由此，通过降低逻辑电路和SRAM所连接的电源处的电源电位，能够获得SNM容限，而不需要降低逻辑部分的电源。因此，能够基于单个块在存储单元的电源电压正在降低的情况下执行测试。因此，容易进行应力模式和正常操作模式之间的模式变换。测试还能够在不影响逻辑部分的情况下执行。这对于LSI检测而言是特别有效的，因为在使用BIST电路时能够同时检测多个块。
根据本发明，通过在没有对所读取的数据进行通过/失败测定的情况下以低电压执行虚拟(dummy)读操作，能够施加SNM应力。然后，在电位返回到正常操作模式中使用的电平之后，执行通过/失败测定。因此，能够执行SNM应力测试，同时读出电流准确地处于与正常操作中的读出电流相同的状态。由于读操作是在低电压下进行的，因此不会发生由单元电流不足而引起的产量上的损失。由于能够同时升高多个字线，因此防止了在没有通过/失败测定情况下的读出检测时间被延长。
根据本发明，由BIST电路控制测试模式信号。不需要在整个LSI中的SRAM块上同时地执行电源控制等。能够单独检测由BIST电路测试的一组SRAM块。因此，在将要由每个BIST电路测试的每组SRAM块中在降低存储单元的电源电压的情况下，可以执行测试。这使得可以在不影响逻辑部分或者其他SRAM块组的情况下进行测试，并且能够有效地执行LSI检测。由于能够由BIST电路执行SNM测试，因此提供了以下效果，例如：缓解了芯片中I/O管脚上的设计限制；以及通过同时检测多个块来缩短LSI测试时间。
通过以下结合附图对本发明进行的详细说明，本发明的这些和其他目的、特点、方面和优点将会变得更加显而易见。
附图说明
图1示出根据本发明的第一实施例的半导体存储器件的主要电路结构；
图2示出根据第一实施例的半导体存储器件在存储器块内的布局图；
图3是锁存器电位控制电路的示例性结构；
图4示出根据本发明的第二实施例的半导体存储器件的主要电路结构；
图5示出根据本发明的第三实施例的半导体存储器件的主要电路结构；
图6是字线驱动器的示例性电路结构；
图7和图8各自是位线预充电电路的示例性电路结构；
图9示出根据本发明的第四实施例的半导体存储器件的主要电路结构；
图10是用于在写操作过程中将电位控制为低的控制电路的示例性电路结构；
图11和图12各自示出根据本发明的第五实施例的半导体存储器件的主要电路结构；
图13是根据第一实施例的半导体存储器件的工作时序图；
图14是根据第二实施例的半导体存储器件的工作时序图；
图15示出SNM与电源电压的相关性；
图16和图17各自示出根据本发明的第六实施例的半导体存储器件的主要电路结构；
图18和图19各自示出传统SRAM存储单元的问题；
图20示出传统写入缓冲器电路的结构；
图21和图22示出相对于全局变化的单元特性极限。
具体实施方式
(第一实施例)
将参考图1到图3、图13和图19来描述根据本发明的第一实施例的半导体存储器件。在第一实施例中，将描述用于VDDM控制的技术，其主要对应于权利要求1、9和16。在该实施例中，例如，为了防止由上述静态噪声容限(SNM)造成的随时间的退化，提供了测试模式设定管脚102，以便能够设定不同于正常操作模式的测试模式。控制电源电位以降低SNM，并由此为检测产生一种状态，该状态具有的SNM值等于或小于随时间退化之后的SNM值。
首先，介绍用于控制与权利要求1相对应的反相器锁存器电源的技术。图1示出根据本发明的第一实施例的半导体存储器件的主要电路结构。图2示出根据第一实施例的半导体存储器件在存储器块(SRAM)内的布局图。
在根据第一实施例的半导体存储器件中，测试模式设定管脚102用于选择正常模式或者SNM应力测试模式，其中正常模式用于执行正常的读/写操作，SNM应力测试模式用于将SNM值设定为等于或者低于随时间退化的值。在锁存器部分中的Pch Tr108和Pch Tr111的源极连接到与电源分开的节点VDDM 100，以便源极的电位是可通过锁存器电位控制电路101来控制的。如图13中的时序图所示，当将半导体存储器件设定为测试模式时，读/写控制电路103控制节点VDDM CONT 104，使其至少在读操作过程中字线105开启时处于“高”电位。图13所示的“高”/“低”电位的逻辑操作仅仅是示例性的，并且其能够根据电路设计而自由设定。控制VDDM 100的电位，使其在VDDM CONT 104的电位变为“高”时略微降低。
图3示出锁存器电位控制电路101的示例性结构。VDDM CONT104通常处于“低”电位，但是当将半导体存储器件设定为测试模式时，对其进行控制使其至少在读操作过程中字线105开启时处于“高”电位。由于该控制，在图3中，将Pch Tr140置为OFF状态，并且将Pch Tr141置为ON状态。由于Pch Tr142始终处于ON状态，VDDM 100的电位由Pch Tr142和Pch Tr141确定，并且将其设定为低于电源电位。除了Pch Tr142之外还提供Pch Tr140的理由如下。由于Pch Tr142始终处于ON状态并且具有高能力，因此提供的用于降低VDDM 100的电位的Pch Tr141在没有Pch的情况下需要具有高能力。结果，存在的不便之处在于：非常强的直通电流流过，并由此增大了功耗。
参考图18，将描述VDDM 100的电位降低时所发生的情况。反相器1007和1008的逻辑阈值降低，同时位线1001和1002的电位电平保持不变。这降低了锁存器保持能力，并由此可以产生具有低SNM值的状态。当节点VDDM 100处于低电位时，写操作本身变得容易。因此，如果VDDM 100对于读和写操作都保持在低于VDD电位的电位上，则不能检测写入电平。为了准确地检测写入电平容限，仅对于读操作需要降低VDDM 100的电位，而对于写操作需要将VDDM 100的电位提高返回到正常的电源电位。
当降低VDDM 100的电位时，与其中简单地降低整个存储器块的电源电位的情况相比，单元电流量的减小不那么显著，原因如下一段落所述。因为如上所述单元电流量的降低不那么显著，所以能够在仅仅有效降低SNM的情况下执行应力测试。结果，能够获得随时间的SNM退化的容限，而没有由诸如单元电流或者写入电位之类的其他因素所造成的产量上的损失。
由于位线106和107保持为“高”电位，因此存取Tr1005和驱动Tr1012的源极-漏极的电压没有改变。存取Tr1005通常设定为具有比驱动Tr1012高的阻抗，以便在字线105开启时抑制中间节点1003的电位上升，并由此得到相对于SNM降低的阻抗。因此，在单元电流上，存取Tr1005比驱动Tr1012更有影响力。在该实施例中，字线105的电位保持为“高”，其等于存取Tr1005的栅极电位，所述存取Tr1005对单元电流具有更大的影响。因此，单元电流量的降低仅仅对应于驱动Tr1012的栅极电位的轻微降低，因此其是非常小的，不像将整个存储器块的电源电位降低以降低SNM值的情况。
参考图1，为了显著地降低SNM值，期望将字线105的驱动电源电位和位线106和107的预充电电源电位保持为高于由锁存器控制电路101所控制的较低电源电位。即使当字线105的驱动电源电位和位线106和107的预充电电源电位中的一个保持得较高，而另一个电位等于由锁存器控制电路101所控制的较低电源电位时，也提供了降低SNM值的效果，尽管该效果不那么显著。当假设作为随着时间退化的SNM值的降低相对小时，仅仅字线105可以保持在正常电位上，同时，例如锁存器电位和预充电电位可以稍微降低。利用该方式，可以调节SNM值的降低。
根据本发明的权利要求1，还将SNM应力测试用作正常操作测试的读操作，其利用了“即使与正常操作模式下的退化相比，单元电流量的退化也是非常小的”的优点。因此，不需要为SNM测试添加测试方案，这限制了检测成本的增加。
根据本发明的权利要求3，因为栅极电位增高，所以与正常操作模式相比，单元电流量增大。根据本发明的权利要求4，因为位线电位增高，所以与正常操作模式相比，单元电流量增大。因此，产量不会由于与单元电流有关的任何原因而降低。仅仅可以在作为操作目标的列上执行对VDDM100的控制。在该情况下，驱动负载减轻，并由此使得VDDM100的动态控制变得更加容易。这使得更加易于在SNM应力测试的正常检测方案过程中仅仅检测读周期。这是由权利要求9实现的。考虑到SNM的随时间的退化量和由高温引起的随时间的退化量，可以假设半导体存储器件的随时间的退化量，并且可以在室温或者低温下进行检测。这消除了在多个温度下执行检测的必要性，这能够降低成本。
参考图1，将介绍用于获得对于由操作环境引起的随时间的退化或者缺陷的写入电平容限的方法。在将半导体存储器件设定为测试模式之后，锁存器电位控制电路101仅仅在测试模式中的写周期过程中升高VDDM100的电位(与根据权利要求1的操作相反，权利要求1涉及读操作中的SNM)。这增大了反相器锁存器的保持能力，并由此可以产生用于写入电平的应力测试模式。通过与图7和图8(第三实施例)所示的电路基本相同的概念，实现用于将VDDM100的电位升高到高于正常操作中的电位的电平的方法，并且将在后面详细描述。在应力测试模式中控制每一列的写入电平所提供的效果基本上与在根据权利要求9的SNM应力测试模式中执行的控制所提供的效果相同。上述用于写入电平的控制通过权利要求16实现。锁存器电位控制电路101可以用于在正常操作模式下提高SNM，并且可以在测试模式中用作写入电平应力电路。利用该方式，能够减少电路面积。考虑到写入电平随时间的退化量和由低温引起的随时间的退化量，可以假设半导体存储器件的随时间的退化量，并且可以在室温或者低温下进行检测。在低温下，因为Vt升高，所以退化比室温下更加显著。
(第二实施例)
将参考图4和图8介绍根据本发明的第二实施例的半导体存储器件。在第二实施例中，将介绍用于VDDM截止(cutoff)的技术，其主要对应于权利要求2、7和8。
在测试模式中的读操作过程中，可以通过采用图3的电路将VDDM100设定为特定的电位来产生SNM应力模式。或者，如图4所示，可以通过采用截止Tr在反相器锁存器电位处将到VDDM的电源截止来产生SNM应力模式。该VDDM截止技术采用了少量的器件并且不需要用于获得电位的直通电流元件，尽管该技术与第一实施例相比，更加难以获得所期望的电位，但是其优势是消耗了非常低的电流量。该VDDM截止技术由权利要求2实现。
通常提供用于图3所示的VDDM100的控制电路用于图13所示的控制。或者，通过仅仅改变逻辑电路就可以容易地将图3所示的控制电路调整为用于图14所示的正常写操作。由于这种配置，该电路可以用作正常操作模式中的写入保证电路，并可以用于测试模式中的SNM应力测试。因此，能够有效地使用半导体存储器件的面积。为了实际应用，VDDM100的电平对于写操作和读操作可以是相同的，仅仅改变通过VDDM CONT104控制VDDM100的方式。优选地，采用不同的电位电平以用作写入保护电路和用于SNM应力模式。利用该方式，用于获得电位电平的器件的至少一部分用于这两个目的。因此，优化了这两个特性同时节省了硅面积。这是由权利要求7和8实现的。
(第三实施例)
将参考图5到图8介绍根据本发明的第三实施例的半导体存储器件。在第三实施例中，将介绍用于升高字线电压和升高位线电压的技术，该技术主要对应于权利要求3和4。
如图5所示，存储单元具有用于正常操作模式的电位201并且还具有用于测试模式的略高的电位202。图6示出字线驱动器203的示例性结构。在正常操作模式中，将测试模式设定管脚102设定为“低”电位，而在测试模式中将其设定为“高”电位。当测试模式设定管脚102的电位变为“高”时，Pch Tr205截止，并阻止提供用于正常操作模式的电位201。相反，将Pch Tr206置于ON状态，并提供用于测试模式的电位202。当字线105的电位变为“高”时，存取Tr的ON阻抗降低。结果，图18所示的中间节点1003的电位升高得更多，并且SNM降低。因此，能够产生SNM应力模式。这是由权利要求3实现的。
图7示出根据本发明的位线预充电电路204的示例性结构。存储单元具有用于正常操作模式的电位201并且还具有用于测试模式的略高的电位202。通过设定测试模式设定管脚102而对电源的控制与根据权利要求3的图6中的电路相同。由于位线的电位为“高”，由存取Tr和驱动Tr所确定的中间节点1003升高得更多。因此，产生其中可能将保持数据丢失的低SNM状态。这由权利要求4实现。
(第四实施例)
参考图6到图9，将介绍根据本发明的第四实施例的半导体存储器件。在第四实施例中，将介绍关于第一实施例中所述的VDDM控制以外的写入电平应力模式的技术，该技术主要对应于权利要求11到13。
提供测试模式设定管脚102，使得能够设定测试模式。然后，仅仅在测试模式中的写操作过程中，将连接到存取Tr的字线的电位降低到比正常操作模式中的电位低的电平。为了控制电源，将图6所示的电位202设定为低于用于正常操作模式的电位201。参考图18，当存取Tr1005的ON阻抗高时，由Pch Tr1011和存取Tr1005所确定的中间节点1003的电位没有充分地降低，因此其变得难以写入。因此，能够产生写入电平应力模式。由于该控制是用于降低存取Tr的ON阻抗，因此为了不影响单元，必须将测试模式设定为仅仅用于写操作。这是由权利要求11实现的。
参考图7，将电位202设定为低于电位201。在测试模式中，测试模式设定管脚102的电位升高到“高”，并且提供电位202。当位线预充电电位降低时，互补位线当中的较高位线的电位被降低，因此其变得更加难以写入。如以上参考图6所述，可以从两个电源提供电能。或者，如图8所示，该电路可以从一个电源获得电能。在该情况下，为正常操作模式和测试模式提供相同电平的电位，但是通过分割阻抗或者通过在Tr驱动时降低Vt电位，能够获得更低的电位。在测试模式中，测试模式设定管脚102的电位升高为“高”，并且Pch Tr205置于OFF状态。因此，通过降低Nch Tr207的Vt电位来执行控制。在该电路结构中，当工作周期足够短时，将低于电位201的一个电位提供给节点211，该电位比电位201低Nch Tr207的Vt电位。这是由权利要求12实现的。
与权利要求12相反，互补位线当中的较低位线的电位在写操作的过程中可以略微地升高。同样利用该方式，可以产生难以写入的状态。图9示出处于这种状态的示例性电路结构。图9所示的电路结构可以用于取代传统的写入缓冲器电路(图20)。在图20中，将VSS电位经由Nch Tr传送到位线106和107。相反地，在图9中，当将测试模式设定管脚102设定为“高”电位时，通常经由Pch Tr312为节点310提供电位。因此，当工作周期足够短时，节点310的电位比VSS节点的电位高Vt。参考图18，当位线1002的电位降低到较低电平以执行写操作时，与工作在“低”电位的反相器1008的逻辑阈值相比，位线1002的“低”电平没有变得足够低。因此，其变得难以写入，这是由权利要求13实现的。或者，如图10所示，可以通过由Tr或者电阻对电位划分来限定VSSM的电源电位。
(第五实施例)
参考图5、图6和图11到图13，将介绍根据本发明的第五实施例的半导体存储器件。在第五实施例中，将介绍关于反向偏压的技术，该技术主要对应于权利要求5、6、14和15。
在上述第一和第二实施例中，控制由存储器锁存器电源提供的源极电位。在第三实施例中，存储单元的Pch Tr的衬底电位与Pch Tr的源极电位电隔离。在测试模式中，Pch Tr的衬底电位始终具有反向偏压，或者以与图13所示的VDDM CONT 104相同的时序来执行控制。通过在提供反向偏压的方向上控制存储单元的Pch Tr的衬底电位，Pch Tr的阈值变高。因此，可能在模拟随时间的退化之后的状态的一种状态中进行检测。
根据第一实施例所述的权利要求1，与期望SNM降低中的电源电位降低的量相比，单元电流的退化不那么显著。在该点上，在本实施例中采用Pch Tr的衬底电位的技术是优势的，并且具有“与正常操作模式相比，单元电流量基本不存在差异”的优点。因为单元电流量与正常检测中的大小相同，所以正常检测中的读操作能够容易地由SNM应力测试所取代。这是由权利要求5实现的。
如图6所示，存储单元的Nch Tr的衬底电位可以与Nch Tr的源极电位分离，并且可以将正向偏压施加到Nch Tr的衬底电位。对于退化SNM，提供了基本相同的效果。这是由权利要求6实现的。在该测试模式中，获得了比正常操作模式中更大的单元电流量。因此，产量不会由于任何与单元电流有关的原因而降低。然而，由于单元电流量比正常操作模式中的单元电流量大，因此必须单独执行确定单元电流量的测试，这比根据权利要求5的技术差。
相反，可以为图11所示的存储单元的Pch Tr的衬底电位400施加正向偏压。在该情况下，Pch Tr的阈值电平变低。因此，可能在模拟随时间的退化之后的写入电平的状态中进行检测。这是由权利要求14实现的。如图12所示，存储单元的Nch Tr的衬底电位可以与Nch Tr的源极电位分离，并且可以将反向偏压施加到Nch Tr的衬底电位410。提供了基本相同的效果。这是由权利要求15实现的。
(第六实施例)
参考图15到图17，将介绍根据本发明的第六实施例的半导体存储器件。在第六实施例中，介绍了用于确定是否降低电源电压、执行伪读取、或者使用BIST(内置自测试)的技术，该技术主要对应于权利要求17到22。
通常所述的SNM是在字线开启的情况下的SNM。即使是在字线保持关闭的情况下，具有弱稳定性的单元通过降低电源电压而丢失所保持的数据。这允许屏蔽。这是由权利要求19实现的。与需要电源分离的根据权利要求1到9的技术不同，该方法不需要电源分离。因此，该方法具有易于实现的优势，而没有由电源分离所造成的关于面积的缺点，并且易于形成更强的电源系统。
通常，逻辑电路和SRAM连接到相同的电源。因此，降低整个存储器块的电源电位的技术影响逻辑部分。另外，当使用BIST同时对多个块(macro)进行测试时，不能同时对各种容量的多个块进行测试，这是因为这些块连接到相同的电源上。为了解决该问题，如图16所示，整个块或者存储单元的电源电位连接到电位202，该电位202仅仅在测试模式中低于用于正常操作的电位201。利用该方式，能够只对感兴趣的块上执行SNM应力测试。
图15示出了SNM与电压的相关性。三条曲线示出SNM根据β比率(即，驱动Tr的驱动能力/存取Tr的驱动能力)变化的趋势。可以进一步改进权利要求19的主题，使得存取Tr开启处的单元稳定性是实际的读出容限(即SNM)。可以进一步改进权利要求1到4和权利要求6到9的主题，使得单元电流量与正常操作中的单元电流量相同。这种改进是由权利要求20实现的。根据权利要求20，在字线105开启的同时执行读操作，但是在该阶段不执行通过/失败测定。在半导体存储器件返回到正常操作之后，再次执行读操作，并进行通过/失败测定。由于存取Tr变为导通并且具有相对较小的SNM，因此施加了SNM应力。然而，在随后的正常操作状态中确定所读取的数据。因此，不会发生关于单元电流的问题。
权利要求20的技术的缺点是，由于在不进行通过/失败测定的情况下执行一次读操作，因此检测方案花费较长的时间。为了防止检测时间过长，可以在不执行通过/失败测定的测试模式中的伪读出状态中同时激活多条字线。这是由权利要求21实现的。
在该情况下，可以不施加足够的SNM应力，这是因为所读取的数据降低了位线的电位。为了避免该问题，在不执行通过/失败测定的测试模式中的伪读出状态中，可以对位线进行预充电。利用该方式，避免位线的电位从“高”电平降低，并且能够充分施加SNM应力。这是由权利要求22实现的。
检测时间对于LSI检测成本来说是重要的。为了缩短检测时间，经常在系统LSI中使用BIST。通过内置BIST电路可以同时检测多个存储器块，这对于缩短检测时间是有效的。BIST电路431如图17所示进行连接，并且控制存储单元430的检测，其体现了权利要求1到16中的一项权利要求的主题。利用该方式，可以将BIST电路应用到实际的LSI的检测中。
尽管已经详细说明了本发明，但是前面的说明在各个方面都是示意性的而非限制性的。应该理解的是，在不脱离本发明的范围的情况下可以设计许多其他的修改和改变。

Claims (22)

1、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给包括在锁存器部分中的负载晶体管的源极的电位不同于提供给所述字线的电位和提供给所述位线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，将提供给所述负载晶体管的源极的电位控制为比提供给所述字线的电位和提供给所述位线的电位中的至少一个低。
2、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给包括在锁存器部分中的负载晶体管的源极的电位不同于提供给所述字线的电位和提供给所述位线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，通过开关器件切断对所述负载晶体管的所述源极的电位的供应以将所述负载晶体管控制在非驱动状态。
3、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给所述字线的电位不同于提供给包括在锁存器部分中的负载晶体管的源极的电位和提供给所述位线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，将提供给对应于提供给所述负载晶体管的所述源极的电位和提供给所述位线的电位中的至少一个的所述字线的电位和提供给处于ON状态中的所述字线的电位控制为比在所述正常操作模式中的电位高。
4、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给所述位线的电位不同于提供给包括在锁存器部分中的负载晶体管的源极的电位和提供给所述字线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，将提供给对应于提供给所述负载晶体管的所述源极的电位和提供给所述字线的电位中的至少一个的所述位线的电位控制为比在正常操作模式中的电位高。
5、一种用于利用字线和位线的电位改变来存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有包括Pch晶体管和Nch晶体管的锁存器部分；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，将所述Pch晶体管的衬底电位控制为高于所述正常操作模式中的电位，并且向所述Pch晶体管施加反向偏压。
6、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有包括Pch晶体管和Nch晶体管的锁存器部分；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少读操作的任意时间内，将所述Nch晶体管的衬底电位控制为高于所述正常操作模式中的电位，并且向所述Nch晶体管施加正向偏压。
7、根据权利要求1所述的半导体存储器件，其中同样在所述正常操作模式中的写操作的任意时间内，所述第二控制电路将提供给所述负载晶体管的所述源极的电位控制为比提供给所述字线的电位和提供给所述位线的电位中的至少一个低。
8、根据权利要求2所述的半导体存储器件，其中同样在所述正常操作模式中的写操作的任意时间内，通过该开关器件切断对所述负载晶体管的所述源极的电位的供应，所述第二控制电路将所述负载晶体管控制在非驱动状态。
9、根据权利要求1所述的半导体存储器件，其中所述第二控制电路仅在作为所述读操作的目标的存储单元所在的列或者行上控制所述测试模式中的电位。
10、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给包括在锁存器部分中的负载晶体管的源极的电位不同于提供给所述字线的电位和提供给所述位线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少写操作的任意时间内，将提供给所述负载晶体管的所述源极的电位控制为比提供给所述字线的电位和提供给所述位线的电位中的至少一个高。
11、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给所述字线的电位不同于提供给包括在锁存器部分中的负载晶体管的源极的电位和提供给所述位线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少写操作的任意时间内，将提供给对应于提供给所述负载晶体管的所述源极的电位和提供给所述位线的电位中的至少一个的所述字线的电位控制为比所述正常操作模式中的电位低。
12、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有以下电路结构：提供给所述位线的电位不同于提供给包括在锁存器部分中的负载晶体管的源极的电位和提供给所述字线的电位中的至少一个；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少写操作的任意时间内，在对应于提供给所述负载晶体管的所述源极的电位和提供给所述字线的电位中的至少一个的多条位线当中，将提供给在写操作过程中保持在较高电位的位线的电位控制为低于所述正常操作模式中的电位。
13、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中，将提供给多条位线当中的在对所述存储单元进行写操作过程中以较低电位工作的位线的电位控制为高于所述正常操作模式中的电位。
14、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有包括Pch晶体管和Nch晶体管的锁存器部分；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少写操作的任意时间内，将所述Pch晶体管的衬底电位控制为低于所述正常操作模式中的电位，并且向所述Pch晶体管施加正向偏压。
15、一种用于利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件，该半导体存储器件包括：
存储单元，具有包括Pch晶体管和Nch晶体管的锁存器部分；
第一控制电路，用于根据施加到测试模式设定管脚上的信号，对正常操作模式和测试模式进行相互切换；以及
第二控制电路，用于在所述测试模式中的至少写操作的任意时间内，将所述Nch晶体管的衬底电位控制为低于所述正常操作模式中的电位，并且向所述Nch晶体管提供反向偏压。
16、根据权利要求10所述的半导体存储器件，其中所述第二控制电路仅在作为所述读操作的目标的存储单元所在的列或者行上控制所述测试模式中的电位。
17、根据权利要求1所述的半导体存储器件，还包括BIST电路，其用于将测试信号提供给所述测试模式设定管脚，并且执行包括应力测试在内的检测。
18、根据权利要求10所述的半导体存储器件，还包括BIST电路，其用于将测试信号提供给所述测试模式设定管脚，并且执行包括应力测试在内的检测。
19、一种用于对利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件进行检测的方法，该方法包括以下步骤：
在写操作之后，暂时将整个大块电源或者至少包括存储单元的电源部分的电位从正常电位降低到预定的较低电位；
将所述电源的电位返回到所述正常电位，然后执行读操作；以及
通过所述读操作来执行通过/失败测定。
20、一种用于对利用字线和位线的电位改变在存储单元上存储信息的半导体存储器件进行检测的方法，该方法包括以下步骤：
在以正常电源电位执行写操作之后，暂时将整个大块电源的电位从所述正常电位降低到预定的较低电位，或者将所述半导体存储器件设定为预定的静态噪声容限应力模式，并且在不进行通过/失败测定的情况下执行读操作；
将所述电源的电位返回到所述正常电位，然后再次执行读操作；以及
通过第二次执行的所述读操作来执行所述通过/失败测定。
21、根据权利要求20所述的方法，其中，在不进行所述通过/失败测定的情况下执行所述读操作的步骤中，当将所述字线置于ON状态时，同时激活多条所述字线。
22、根据权利要求20所述的方法，其中，在不进行所述通过/失败测定的情况下执行所述读操作的步骤中，当将所述字线置于ON状态时，使所述位线保持预充电。
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