JP6746659B2 - メモリデバイス及びその内蔵セルフテスト方法 - Google Patents

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Description

本発明は半導体デバイスに関し、特にメモリデバイス及びその内蔵セルフテスト方法に関する。
メモリテストにおいて、動作初期化後に、ロー冗長アレイの並行テストモードによって、内蔵セルフテスト（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ−ｔｅｓｔ，ＢＩＳＴ）で検出された不良ビットを置換して、メモリの信頼性を向上させることができる。しかしながら、周知の内蔵セルフテストは、通常動作で使用される電源電圧及び検出時間を用いており、不良ビットが容易に検出されない。
本発明は、内蔵セルフテスト期間の電源電圧を下げて、不良ビットの検出率を向上させるメモリデバイス及びその内蔵セルフテスト方法を提供する。
本発明は、セルフテスト回路と、メモリセルアレイと、電源電圧発生器と、ロー冗長アドレス置換回路と、を含むメモリデバイスを提供する。セルフテスト回路は、セルフテストデータ信号と、電源電圧制御信号を生成するのに用いられる。メモリセルアレイは、セルフテスト回路に結合され、セルフテストデータ信号を受信して、セルフテストエラー信号を出力する。電源電圧発生器は、セルフテスト回路に結合され、電源電圧制御信号に基づいて電源電圧を生成する。ロー冗長アドレス置換回路は、電源電圧とセルフテストエラー信号を受信して、冗長ワード線アドレスをメモリセルアレイに提供する。電源電圧発生器は、電源電圧が内蔵セルフテストモードにおいて一般モードより小さくなるように配置される。
本発明は、メモリセルアレイと、セルフテスト回路と、電源電圧発生器と、ロー冗長アドレス置換回路と、を含むメモリデバイスの内蔵セルフテスト方法を提供する。内蔵セルフテスト方法は、前記セルフテスト回路によりセルフテストデータ信号と電源電圧制御信号を生成することと、前記メモリセルアレイによりセルフテストデータ信号を受信して、セルフテストエラー信号を出力することと、前記電源電圧発生器により電源電圧制御信号に基づいて電源電圧を生成することと、前記ロー冗長アドレス置換回路により電源電圧とセルフテストエラー信号を受信して、冗長ワード線アドレスをメモリセルアレイに提供すること、を含む。電源電圧は、内蔵セルフテストモードにおいて一般モードより小さい。
上述に基づき、本発明の実施形態において、前記メモリデバイスは、内蔵セルフテストモードにおいて、電源電圧発生器で生成した電源電圧を下げて、不良ビットを比較的容易に検出して、メモリデバイスの信頼性を向上させる。
本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。
本発明の実施形態に基づき図示されるメモリデバイスのブロック模式図である。 本発明の実施形態に基づき図示される電源電圧発生器のブロック模式図である。 本発明の実施形態に基づき図示される電源電圧検出回路の回路模式図である。 本発明の実施形態に基づき図示される内蔵セルフテスト方法のフローチャートである。 本発明の別の実施形態に基づき図示されるメモリ制御回路のブロック模式図である。 本発明の別の実施形態に基づき図示される検出時間調整回路の回路模式図である。 本発明の別の実施形態に基づき図示される内蔵セルフテスト方法のフローチャートである。
図１を参照すると、本実施形態において、メモリデバイス１００は、セルフテスト回路１１０と、メモリセルアレイ１２０と、電源電圧発生器１３０と、メモリ制御回路１４０と、ローアドレスバッファ及びセレクタ１５０と、ローデコーダ１６０と、ロー冗長アドレス置換回路１７０と、を含む。セルフテスト回路１１０は、リセット信号ＲＥＳＥＴＢとクロック信号ＩｎｔＣＬＫに基づき、セルフテストデータ信号ＢＩＳＴＤＡをメモリセルアレイ１２０に提供し、電源電圧制御信号ＴＶＰＰＬを電源電圧発生器１３０に提供し、内蔵セルフテスト信号ＴＢＩＳＴをメモリ制御回路１４０とローアドレスバッファ及びセレクタ１５０に提供するように配置される。メモリセルアレイ１２０は、例えば、複数のダイナミックランダムアクセスメモリセルを含み、、本発明は、メモリセルアレイ１２０の種類及び構造を限定しない。メモリセルアレイ１２０は、メインメモリセルアレイ１８０と、冗長メモリブロック１９０と、を含み、冗長メモリブロック１９０内に冗長ロー及び冗長コラムが配置され、冗長ロー及び冗長コラムは、冗長メモリセルを有し、メインメモリセルアレイ１８０の不良又は壊れたメモリセルを置き換えて、メモリデバイス１００の通常機能を維持するのに用いる。メモリセルアレイ１２０は、セルフテストデータ信号ＢＩＳＴＤＡを受信して、エラーを表すセルフテストエラー信号ＢＩＳＴＦＡＩＬをロー冗長アドレス置換回路１７０に提供する。ロー冗長アドレス置換回路１７０は、セルフテストエラー信号ＢＩＳＴＦＡＩＬに基づき、冗長ワード線アドレスＲＷＬを出力して、メインメモリセルアレイ１８０のエラーが検出されたワード線アドレスＷＬを冗長メモリブロック１９０の冗長ワード線アドレスＲＷＬに置き換える。電源電圧発生器１３０は、セルフテスト回路１１０に結合され、電源電圧制御信号ＴＶＰＰＬに基づいて電源電圧ＶＰＰを生成する。ローデコーダ１６０とロー冗長アドレス置換回路１７０は、電源電圧ＶＰＰを受信して、ローデコーダ１６０とロー冗長アドレス置換回路１７０を駆動して、それぞれメインメモリセルアレイ１８０のワード線アドレスＷＬ及び冗長ワード線アドレスＲＷＬを出力する。メモリ制御回路１４０は、セルフテスト回路１１０とメモリセルアレイ１２０との間に結合され、内蔵セルフテスト信号ＴＢＩＳＴに基づき、アドレスバッファ制御信号ＡＤＢ及びテストモード信号ＰＴＥＳＴを提供する。ローアドレスバッファ及びセレクタ１５０は、アドレスバッファ制御信号ＡＤＢを受信してローアドレス信号（不図示）を選択的に調整する。メモリセルアレイ１２０は、テストモード信号ＰＴＥＳＴを受信し、テストモード信号ＰＴＥＳＴに基づき、メモリセルアレイ１２０を一般モード又は内蔵セルフテストモードに配置させる。
実施形態において、メモリデバイス１００は、一般モード又は内蔵セルフテストモードに配置でき、電源電圧ＶＰＰは、内蔵セルフテストモードにおいて一般モードより小さい。例を挙げると、電源電圧発生器１３０は、一般モードの電源電圧ＶＰＰを２．９Ｖに配置し、内蔵セルフテストモードの電源電圧ＶＰＰを２．７Ｖに配置する。実施形態において、ハイ論理レベルのリセット信号ＲＥＳＥＴＢによってメモリデバイス１００を内蔵セルフテストモードに配置する。
図２を参照すると、電源電圧発生器１３０は、電源電圧検出回路２１０と、電源電圧発生回路２２０と、を含む。電源電圧検出回路２１０は、セルフテスト回路１１０に結合され、電源電圧検出回路２１０は、セルフテスト回路１１０が提供する電源電圧制御信号ＴＶＰＰＬに基づいて電源電圧調整信号ＶＰＰＵＰを生成する。電源電圧発生回路２２０は電源電圧調整信号ＶＰＰＵＰを受信して電源電圧ＶＰＰを生成する。
図３を参照すると、電源電圧検出回路２１０は、インバータＩＮＶ１と、インバータＩＮＶ２と、分圧回路３２０と、増幅器ＡＭＰと、インバータＩＮＶ３と、を含む。インバータＩＮＶ１は、電源電圧制御信号ＴＶＰＰＬを受信して反転して、第一制御信号ＶＩＮＶ１を生成する。インバータＩＮＶ２は、インバータＩＮＶ１に結合され、第一制御信号ＶＩＮＶ１を受信及び反転して第二制御信号ＶＩＮＶ２を生成するように配置される。分圧回路３２０は、インバータＩＮＶ２に結合され、第一制御信号ＶＩＮＶ１及び第二制御信号ＶＩＮＶ２に基づいて電源電圧ＶＰＰを分圧して第一電圧Ｖ１を生成するように配置される。増幅器ＡＭＰは、分圧回路３２０に結合され、第一電圧Ｖ１と参照電圧ＶＲＥＦを受信する。増幅器ＡＭＰは、第一電圧Ｖ１と参照電圧ＶＲＥＦとの差を増幅して、電源電圧調整信号ＶＰＰＵＰを生成するのに用いられる。参照電圧ＶＲＥＦは、内部で生成される基準電位であり、ここでは、参照電圧ＶＲＥＦは、１．０Ｖであると設定できる。
実施形態において、分圧回路３２０は、伝送ゲートＴＭ１と、抵抗列ＲＳと、を含み、抵抗列は、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３と、を含む。実施形態において、抵抗Ｒ１を抵抗Ｒ３の１．７倍に等しくなるようにて配置し、抵抗Ｒ２を抵抗Ｒ３の０．２倍になるように配置してもよいが、本発明は、抵抗列の配置割合を限定しない。抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３は、直列結合され、且つ、電源電圧ＶＰＰと接地電圧ＧＮＤとの間に直列に結合されて、分圧抵抗を提供して、第一電圧Ｖ１を生成するのに用いられてもよい。伝送ゲートＴＭ１は、抵抗列ＲＳのうちの少なくとも一つの抵抗と相互に並列接続され、例えば、抵抗Ｒ２である。伝送ゲートＴＭ１は、第一制御信号ＶＩＮＶ１と第二制御信号ＶＩＮＶ２に基づいてオン又はオフにして、前記分圧抵抗を調整して第一電圧Ｖ１を生成できる。
例を挙げると、第一制御信号ＶＩＮＶ１がロー論理レベルで、第二制御信号ＶＩＮＶ２がハイ論理レベルであると、伝送ゲートＴＭ１はオンで、抵抗Ｒ２の両端を短絡させて、分圧抵抗が変更し、第一電圧Ｖ１を上げる。反対に、第一制御信号ＶＩＮＶ１がハイ論理レベルで、第二制御信号ＶＩＮＶ２がロー論理レベルであると、伝送ゲートＴＭ１はオフで、分圧抵抗が変更し、第一電圧Ｖ１を下げる。
増幅器ＡＭＰは、分圧回路３２０に結合され、第一電圧Ｖ１と参照電圧ＶＲＥＦとの差を増幅するのに用いられる。実施形態において、増幅器ＡＭＰは、さらに、インバータＩＮＶ３を介して電源電圧調整信号ＶＰＰＵＰを生成する。ここで、増幅器は、オペアンプで構成されるが、本発明は、増幅器の種類を限定しない。
例を挙げると、一般モード下では、電源電圧制御信号ＴＶＰＰＬは、ロー論理レベルであり、伝送ゲートＴＭ１はオンされず、抵抗Ｒ２を考慮しなければならない。電源電圧が２．９Ｖ以上である時、第一電圧Ｖ１は１Ｖ以上であり、増幅器ＡＭＰは、ハイ論理レベルを出力し、電源電圧調整信号ＶＰＰＵＰは、ロー論理レベルであり、電源電圧発生回路２２０を無効にする。電源電圧ＶＰＰが２．９Ｖ未満である時、第一電圧Ｖ１は１Ｖ未満であり、電源電圧調整信号ＶＰＰＵＰは、ハイ論理レベルであり、電源電圧発生回路２２０を有効にし、電源電圧ＶＰＰを２．９Ｖに上げる。
内蔵セルフテストモード下では、電源電圧制御信号ＴＶＰＰＬは、ハイ論理レベルであり、伝送ゲートＴＭ１はオンであることから、抵抗Ｒ２を無視できる。電源電圧が２．７Ｖ以上である時、第一電圧Ｖ１は１Ｖ以上であり、増幅器ＡＭＰは、ハイ論理レベルを出力し、電源電圧調整信号ＶＰＰＵＰは、ロー論理レベルであり、電源電圧発生回路２２０を無効にする。電源電圧ＶＰＰが２．７Ｖ未満である時、第一電圧Ｖ１は１Ｖ未満であり、電源電圧調整信号ＶＰＰＵＰは、ハイ論理レベルであり、電源電圧発生回路２２０を有効にし、電源電圧ＶＰＰを２．７Ｖに上げる。
したがって、実施形態において、メモリデバイス１００が一般モード下に配置される時、電源電圧発生器１３０は、電源電圧ＶＰＰを２．９Ｖに配置できる。メモリデバイス１００が内蔵セルフテストモード下に配置される時、電源電圧発生器１３０は、電源電圧ＶＰＰを２．７Ｖに下げることができる。
図４を参照すると、ステップＳ４１０では、セルフテスト回路１１０は、内蔵セルフテスト信号ＴＢＩＳＴと電源電圧制御信号ＴＶＰＰＬを生成する。続いて、ステップＳ４２０では、メモリセルアレイ１２０は、セルフテストデータ信号ＢＩＳＴＤＡを受信して、セルフテストエラー信号ＢＩＳＴＦＡＩＬを出力する。ステップＳ４３０では、電源電圧発生器１３０は、電源電圧制御信号ＴＶＰＰＬに基づいて電源電圧ＶＰＰを生成する。ステップＳ４４０では、ロー冗長アドレス置換回路１７０は、電源電圧ＶＰＰとセルフテストエラー信号ＢＩＳＴＦＡＩＬを受信し、冗長ワード線アドレスＲＷＬをメモリセルアレイ１２０に提供する。ここで、電源電圧は、内蔵セルフテストモードにおいて一般モードより小さい。
図５を参照すると、図５は、本発明の別の実施形態に基づき図示されるメモリ制御回路のブロック模式図である。別の実施形態において、メモリ制御回路１４０は、検出時間調整回路５４０を含む。検出イネーブル信号ＳＥと内蔵セルフテスト信号ＴＢＩＳＴに基づき、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２がメモリセルアレイ１２０に提供されるように配置される。検出時間調整回路５４０によって内蔵セルフテストモードにおいてメモリセルアレイ１２０を読み取る検出時間を一般モードの検出時間より小さくできる。ここで、検出時間は、ワード線信号ＷＬがロー論理レベルからハイ論理レベルまでに必要とする時間の長さである。
図６を参照すると、検出時間調整回路５４０は、第一論理回路ＬＣ１と、遅延回路Ｄ１と、第二論理回路ＬＣ２と、を含む。第一論理回路ＬＣ１は、検出イネーブル信号ＳＥと内蔵セルフテスト信号ＴＢＩＳＴについて論理演算を実行して、第一論理信号Ｌ１を生成する。遅延回路Ｄ１は、第一論理回路ＬＣ１に結合され、第一論理信号Ｌ１の出力を遅延する、例えば、１ｎｓ遅延するように配置される。遅延回路Ｄ１の出力は第二論理回路ＬＣ２に結合され、第二論理回路ＬＣ２は、検出イネーブル信号ＳＥと遅延回路Ｄ１の出力について論理演算を実行して、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２を生成する。ここで、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２は検出時間を調整するのに用いられる。
別の実施形態において、メモリデバイス１００が一般モードに配置される時、検出時間調整回路５４０は、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２を遅延する。メモリデバイス１００が内蔵セルフテストモードに配置される時、検出時間調整回路５４０は、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２を遅延しない。したがって、メモリデバイス１００が内蔵セルフテストモードに配置される時、検出時間調整回路５４０に生成される調整済み検出イネーブル信号ＳＥ１、ＳＥ２の遷移時間は、一般モードに配置されるよりも速い。
別の実施形態において、第一論理回路ＬＣ１は、インバータＩＮＶ４と、インバータＩＮＶ５と、ＮＡＮＤゲートＮＡＮＤ１と、を含む。インバータＩＮＶ４とインバータＩＮＶ５は、それぞれ検出イネーブル信号ＳＥと内蔵セルフテスト信号ＴＢＩＳＴを反転して反転検出イネーブル信号ＳＥＢと反転内蔵セルフテスト信号ＴＢＩＳＴＢを生成する。ＮＡＮＤゲートＮＡＮＤ１は、インバータＩＮＶ４とインバータＩＮＶ５の出力に結合され、反転検出イネーブル信号ＳＥＢと反転内蔵セルフテスト信号ＴＢＩＳＴＢについてＮＡＮＤ論理演算を実行して、第一論理信号Ｌ１を生成するのに用いられる。
例を挙げると、メモリデバイス１００が一般モードに配置される時、内蔵セルフテスト信号ＴＢＩＳＴはロー論理レベルであり（ここでは０とする）、したがって、反転内蔵セルフテスト信号ＴＢＩＳＴＢはハイ論理レベルである（ここでは１とする）。検出イネーブル信号ＳＥが０から１に遷移する時、反転検出イネーブル信号ＳＥＢは１から０に遷移し、第一論理信号Ｌ１は、０から１に遷移する。
反対に、メモリデバイス１００が内蔵セルフテストモードに配置される時、内蔵セルフテスト信号ＴＢＩＳＴは１であり、したがって、反転内蔵セルフテスト信号ＴＢＩＳＴＢは０である。このように、第一論理信号Ｌ１は、１に固定される。第一論理信号Ｌ１は、１に固定されるため遷移せず、遅延回路Ｄ１は、等価上、第一論理信号Ｌ１に遅延効果は無い。
第二論理回路ＬＣ２は、ＮＡＮＤゲートＮＡＮＤ２と、インバータＩＮＶ６と、インバータＩＮＶ７と、インバータＩＮＶ８と、インバータＩＮＶ９と、を含む。ＮＡＮＤゲートＮＡＮＤ２は、遅延回路Ｄ１に結合され、ＮＡＮＤゲートＮＡＮＤ２は、検出イネーブル信号ＳＥと遅延回路Ｄ１の出力についてＮＡＮＤ論理演算を実行して、調整済み検出イネーブル信号ＳＥＮを生成するのに用いられる。インバータＩＮＶ６とインバータＩＮＶ７は、バッファとして直列結合され、ＮＡＮＤゲートＮＡＮＤ２の出力に結合されて、調整済み検出イネーブル信号ＳＥＮを受信して調整済み検出イネーブル信号ＳＥ１を生成するのに用いられる。同様に、インバータＩＮＶ８とインバータＩＮＶ９は、バッファとして直列結合され、ＮＡＮＤゲートＮＡＮＤ２の出力に結合されて、調整済み検出イネーブル信号ＳＥＮを受信して調整済み検出イネーブル信号ＳＥ２を生成するのに用いられる。ここで、調整済み検出イネーブル信号ＳＥ２と調整済み検出イネーブル信号ＳＥ１は、調整済み検出イネーブル信号ＳＥＮに等しい。
例を挙げると、メモリデバイス１００が一般モードに配置される時、第一論理信号Ｌ１の遷移時間は、遅延回路Ｄ１によって後に（例えば、１ｎｓ遅延する）遅延されて、したがって、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２の遷移時間も１ｎｓ遅延される。反対に、メモリデバイス１００が内蔵セルフテストモードに配置される時、第一論理信号Ｌ１は遷移せず、したがって、調整済み検出イネーブル信号ＳＥ１と調整済み検出イネーブル信号ＳＥ２の遷移時間は遅延されない。したがって、別の実施形態において、メモリデバイス１００が内蔵セルフテストモード下に配置されると、その検出時間は一般モードに対して短い。内蔵セルフテストモード下の検出時間は、例えば、一般モードより１ｎｓ短くてもよい。
図７を参照すると、図７は、本発明の別の実施形態に基づき図示される内蔵セルフテスト方法のフローチャートである。ステップ７１０では、メモリデバイス１００は、オンして、メモリデバイス１００内の信号と内部パラメータを初期化する。ステップ７２０では、メモリデバイス１００は、冗長アドレス（ｒｅｄｕｎｄａｎｃｙ ａｄｄｒｅｓｓ）を読み込み、バックアップメモリアドレスを提供するのに用いられて、メモリデバイス１００が内蔵セルフテストモード終了後に、一般モードで検出された不良ビットを置換するようにする。冗長メモリアドレスは、冗長ワード線アドレスＲＷＬを含む。ステップ７３０では、メモリデバイス１００は、電源電圧ＶＰＰと検出時間を下げて、テスト環境を悪くして、不良ビットを容易に検出されるようにする。続いて、ステップ７４０では、メモリデバイス１００は、内蔵セルフテストモードに入り、内蔵セルフテストを実行する。内蔵セルフテスト完了後、ステップ７５０を実行し、メモリデバイス１００は、電源電圧ＶＰＰと検出時間を一般モードと同じ数値まで上げる。続いて、ステップ７６０では、メモリデバイス１００は、一般モードに戻る。
以上より、本発明の実施形態において、前記メモリデバイスは、内蔵セルフテストモードにおいて、電源電圧発生器で生成した電源電圧を下げて、一般モード下に対して、不良ビットを比較的容易に検出されるようにして、メモリデバイスの信頼性を向上させる。さらに、本発明の別の実施形態において、前記メモリデバイスは、検出時間調整回路をさらに含み、内蔵セルフテストモードにおいて、前記メモリセルアレイを読み取る検出時間を下げるのに用いられ、不良ビットをさらに容易に検出されるようにして、メモリデバイスの信頼性をさらに向上させる。
本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。
本発明が提供するメモリデバイスは、内蔵セルフテストにおいて、電源電圧発生器で生成した電源電圧を下げることで、一般モード下に対して、不良ビットを比較的容易に検出されるようにして、メモリデバイスの信頼性を向上させる。さらに、本発明の別の実施形態において、メモリデバイスは、検出時間調整回路をさらに含み、内蔵セルフテストモードにおいて、検出時間を下げるのに用いられ、不良ビットをさらに容易に検出されるようにして、メモリデバイスの信頼性をさらに向上させる。
１００：メモリデバイス
１１０：セルフテスト回路
１２０：メモリセルアレイ
１３０：電源電圧発生器
１４０：メモリ制御回路
１５０：ローアドレスバッファ及びセレクタ
１６０：ローデコーダ
１７０：ロー冗長アドレス置換回路
１８０：メインメモリセルアレイ
１９０：冗長メモリブロック
２１０：電源電圧検出回路
２２０：電源電圧発生回路
ＩＮＶ１〜９：インバータ
３２０：分圧回路
５４０：検出時間調整回路
ＲＥＳＥＴＢ：リセット信号
ＩｎｔＣＬＫ：クロック信号
ＴＶＰＰＬ：電源電圧制御信号
ＴＢＩＳＴ：内蔵セルフテスト信号
ＢＩＳＴＤＡ：セルフテストデータ信号
ＢＩＳＴＦＡＩＬ：セルフテストエラー信号
ＲＷＬ：冗長ワード線アドレス
ＷＬ：ワード線アドレス
ＶＰＰ：電源電圧
ＡＤＢ：アドレスバッファ制御信号
ＰＴＥＳＴ：テストモード信号
ＡＭＰ：増幅器
ＴＭ１：伝送ゲート
ＲＳ：抵抗列
Ｒ１、Ｒ２、Ｒ３：抵抗
ＧＮＤ：接地電圧
ＴＶＰＰＬ：電源電圧制御信号
ＶＲＥＦ：参照電圧
ＶＩＮＶ１：第一制御信号
ＶＩＮＶ２：第二制御信号
Ｖ１：第一電圧
ＶＰＰＵＰ：電源電圧調整信号
ＬＣ１：第一論理回路
Ｄ１：遅延回路
ＬＣ２：第二論理回路
ＮＡＮＤ１、ＮＡＮＤ２：ＮＡＮＤゲート
ＳＥ：検出イネーブル信号
ＴＢＩＳＴ：内蔵セルフテスト信号
ＳＥＢ：反転検出イネーブル信号
ＴＢＩＳＴＢ：反転内蔵セルフテスト信号
Ｌ１：第一論理信号
ＳＥＮ、ＳＥ１、ＳＥ２：調整済み検出イネーブル信号
Ｓ４１０、Ｓ４２０、Ｓ４３０、Ｓ４４０、Ｓ７１０、Ｓ７２０、７３０、Ｓ７４０、Ｓ７５０、７６０：ステップ

Claims (11)

  1. メモリデバイスであって、
    セルフテストデータ信号と、電源電圧制御信号を生成するように配置され、リセット信号に基づき始動され、前記メモリデバイスを一般モードから内蔵セルフテストモードに切り換えるセルフテスト回路と、
    前記セルフテスト回路に結合され、前記セルフテストデータ信号を受信して、セルフテストエラー信号を出力するメモリセルアレイと、
    前記セルフテスト回路に結合され、前記電源電圧制御信号に基づいてワード線電源電圧を生成する電源電圧発生器と、
    前記ワード線電源電圧と前記セルフテストエラー信号を受信して、冗長ワード線アドレスを前記メモリセルアレイに提供するロー冗長アドレス置換回路と、を含み、
    前記電源電圧発生器は、前記ワード線電源電圧が内蔵セルフテストモードにおいて一般モードより小さくなるように配置されるメモリデバイス。
  2. 前記電源電圧発生器は、
    前記セルフテスト回路に結合され、前記電源電圧制御信号に基づいて電源電圧調整信号を生成する電源電圧検出回路と、
    前記電源電圧検出回路に結合され、前記電源電圧調整信号に基づいて前記ワード線電源電圧を生成する電源電圧発生回路と、を含む請求項１に記載のメモリデバイス。
  3. 前記電源電圧検出回路は、
    前記電源電圧制御信号に基づいて前記ワード線電源電圧を分圧して第一電圧を生成する分圧回路と、
    前記分圧回路に結合され、前記第一電圧と参照電圧との差を増幅して、前記電源電圧調整信号を生成するのに用いられる増幅器と、を含む請求項２に記載のメモリデバイス。
  4. 前記分圧回路は、
    分圧抵抗を提供するのに用いられる抵抗列と、
    前記抵抗列のうちの少なくとも一つの抵抗と相互に並列接続され、前記電源電圧制御信号に基づいて前記分圧抵抗を調整し、前記第一電圧を調整する伝送ゲートと、を含む請求項３に記載のメモリデバイス。
  5. 前記電源電圧検出回路は、
    前記電源電圧制御信号を反転して第一制御信号を生成するのに用いられる第一インバータと、
    前記第一制御信号を反転して第二制御信号を生成するのに用いられる第二インバータと、を、さらに含み、
    前記伝送ゲートは、前記第一制御信号と前記第二制御信号を受信する請求項４に記載のメモリデバイス。
  6. 前記セルフテスト回路と前記メモリセルアレイとの間に結合され、前記セルフテスト回路が生成した内蔵セルフテスト信号を受信するように配置されるメモリ制御回路を、更に含み、
    前記メモリ制御回路は、検出イネーブル信号と前記内蔵セルフテスト信号に基づき、第一調整済み検出イネーブル信号と第二調整済み検出イネーブル信号を前記メモリセルアレイに提供して、前記内蔵セルフテストモードにおいて前記メモリセルアレイを読み取る検出時間を前記一般モードより小さくするように配置される検出時間調整回路を含む請求項１〜５のいずれか一項に記載のメモリデバイス。
  7. 前記検出時間調整回路は、
    前記検出イネーブル信号と前記内蔵セルフテスト信号について論理演算を実行して、第一論理信号を生成するように配置される第一論理回路と、
    前記第一論理回路に結合され、前記第一論理信号を遅延するように配置される遅延回路と、
    前記遅延回路に結合され、前記検出イネーブル信号と前記遅延回路の出力について論理演算を実行して、前記第一調整済み検出イネーブル信号と前記第二調整済み検出イネーブル信号を生成するように配置される第二論理回路と、を含む請求項６に記載のメモリデバイス。
  8. メモリセルアレイと、セルフテスト回路と、電源電圧発生器と、ロー冗長アドレス置換回路と、を含むメモリデバイスの内蔵セルフテスト方法であって、
    前記セルフテスト回路によりセルフテストデータ信号と電源電圧制御信号を生成することと、
    前記メモリセルアレイにより前記セルフテストデータ信号を受信して、セルフテストエラー信号を出力することと、
    前記電源電圧発生器により前記電源電圧制御信号に基づいてワード線電源電圧を生成することと、
    前記ロー冗長アドレス置換回路により前記ワード線電源電圧と前記セルフテストエラー信号を受信して、冗長ワード線アドレスを前記メモリセルアレイに提供することと、を含み、
    前記ワード線電源電圧は、内蔵セルフテストモードにおいて一般モードより小さい内蔵セルフテスト方法。
  9. 前記ワード線電源電圧を生成するステップは、
    前記電源電圧制御信号に基づいて電源電圧調整信号を生成することと、
    前記電源電圧調整信号に基づいて前記ワード線電源電圧を生成することと、を含む請求項８に記載の内蔵セルフテスト方法。
  10. 前記メモリセルアレイを読み取る検出時間を調整して、前記検出時間を前記内蔵セルフテストモードにおいて前記一般モードより小さくすることをさらに含む請求項８または９に記載の内蔵セルフテスト方法。
  11. 前記メモリセルアレイを読み取る検出時間を調整することは、
    検出イネーブル信号と前記セルフテスト回路が生成した内蔵セルフテスト信号について論理演算を実行して第一論理信号を生成することと、
    前記第一論理信号の出力を遅延することと、
    前記検出イネーブル信号と前記遅延の出力について論理演算を実行して第一調整済み検出イネーブル信号と第二調整済み検出イネーブル信号を生成することと、
    前記第一調整済み検出イネーブル信号と前記第二調整済み検出イネーブル信号を前記メモリセルアレイに提供することと、を更に含む請求項１０に記載の内蔵セルフテスト方法。


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