JPH0850787A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ページモードにおいて、書き込みの動作時間の
短縮して、書き込み動作の高速化を図ることのできる半
導体記憶装置を提供する。 【構成】半導体記憶装置のメモリセルアレイ１には複数
のメモリ素子が設けられている。ライトアンプ２は、入
力データDWを入力するとともに、コラムアドレスストロ
ーブ信号バーCAS 、ロウアドレスストローブ信号バーRA
S 、ライトイネーブル信号バーWEを入力する。ライトア
ンプ２は、入力した両アドレスストローブ信号バーCAS
，バーRAS とライトイネーブル信号バーWEとに基づい
て前記メモリセルアレイ１のメモリ素子に対して入力デ
ータDWの書き込み動作を行なう。遅延回路３は、コラム
アドレスストローブ信号バーCAS を入力し、そのコラム
アドレスストローブ信号バーCAS に基づいて予め設定さ
れた遅延時間だけ遅延させた第２のコラムアドレススト
ローブ信号バーCAS2を生成し、ライトアンプ２へ出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはランダムアクセスメモリ（ＲＡＭ）に関するも
のである。

【０００２】近年、マイコンシステムにおける中央処理
装置（ＣＰＵ）の動作速度は益々高速化されているた
め、このようなマイコンシステムで使用されるＲＡＭに
おいてもその動作速度を高速化する必要がある。このよ
うなＲＡＭでは、その動作の高速化を図るために同一ロ
ウアドレスのメモリセルを連続してアクセスするページ
モードが採用されている。そして、このページモードに
おいても、その動作速度をより高速化することが要求さ
れている。

【０００３】

【従来の技術】図８は、従来のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）５０の一部回路図である。

【０００４】ＤＲＡＭ５０には、メモリセルアレイ（メ
モリセルマトリックス）５１、ロウデコーダ５２、コラ
ムデコーダ５３、コラムスイッチ５４、ライトアンプ５
５、センスアンプ５６、出力バッファ５７が設けられて
いる。

【０００５】メモリセルアレイ５１は、二次元配列され
たメモリセルから構成され、各メモリセルには１ビット
のデータが記憶される。ＤＲＡＭ５０は、２重アドレス
方式となっており、外部からのアドレス信号は、ロウア
ドレスストローブ信号バーＲＡＳに基づいてロウアドレ
スＲＡとしてロウデコーダ５２に入力されラッチされ
る。また、外部からのアドレス信号は、コラムアドレス
ストローブ信号バーＣＡＳに基づいてコラムアドレスＣ
Ａとしてコラムデコーダ５３に入力されラッチされる。
このラッチされたコラムアドレスＣＡは、コラムアドレ
スストローブ信号バーＣＡＳに基づいて次のコラムアド
レスＣＡがラッチされるまでコラムデコーダ５３により
保持される。

【０００６】ロウデコーダ５２は、ラッチしたロウアド
レスＲＡに基づいて１本のワード線ＷＬを選択する。コ
ラムデコーダ５３は、ラッチしたコラムアドレスＣＡに
基づいてコラム選択信号ＣＬをコラムスイッチ５４に出
力し、１対のビット線BL及び反転ビット線バーBLを選択
する。そして、その選択されたワード線ＷＬとビット線
対BL，バーBLの交点のメモリセルが決定され、その決定
されたメモリセルが読み出し及び書き込み動作の対象と
なる。

【０００７】外部装置からの入力データＤＷは、ライト
アンプ５５に入力される。ライトアンプ５５は、データ
バス線対ＤＢ，バーＤＢを介してコラムスイッチ５４に
接続されている。ライトアンプ５５は、例えば、図９に
示すように構成されている。

【０００８】コラムデコーダ５３は、コラム選択信号Ｃ
Ｌをコラムスイッチ５４に出力し、ビット線対BL，バー
BLを選択する。そして、ライトイネーブル信号バーＷＥ
がＬレベルの時、入力データＤＷは、ライトアンプ５
５，データバス線対ＤＢ，バーＤＢを介して選択された
ビット線対BL，バーBLへ送られる。このとき、選択され
たワード線ＷＬは、ロウデコーダ５２によってドライブ
されている。そのため、ビット線対BL，バーBLへ送られ
た入力データＤＷは、選択されたワード線ＷＬとビット
線対BL，バーBLとの交点のメモリセルに対して書き込ま
れる。

【０００９】一方、メモリセルアレイ５１からデータを
読み出す場合、即ちライトイネーブル信号バーＷＥがＨ
レベルのとき、コラムデコーダ５３は入力したコラムア
ドレスＣＡに基づいてコラム選択信号ＣＬを出力し、ビ
ット線対BL，バーBLを選択する。このとき、選択された
ワード線ＷＬはロウデコーダ５２によりドライブされて
いる。選択されたワード線ＷＬとビット線対BL，バーBL
との交点のメモリセルから読み出されたデータは、ビッ
ト線対BL，バーBLを介してセンスアンプ５６に送られ
る。センスアンプ５６は、読み出したデータを増幅し、
ビット線対BL，バーBL、データバス線対ＤＢ，バーＤＢ
を介して出力バッファ５７へ送出する。出力バッファ５
７は、メモリセルから読み出されたデータを出力データ
Ｄout として外部装置へ出力する。

【００１０】ところで、このメモリセルに対する書き込
みは、同じロウアドレスＲＡのメモリセルに対する書き
込みが多い場合がある。そのため、ＤＲＡＭ５０には、
ロウアドレスＲＡとコラムアドレスＣＡとを設定し選択
したメモリセルに対してデータを書き込む通常モードの
他にページモードが採用されている。図１０に、ページ
モードにおけるデータの書き込みのタイミングを示す。

【００１１】図１０に示すように、ＤＲＡＭ５０のロウ
デコーダ５２は、ロウアドレスストローブ信号バーＲＡ
Ｓの立ち下がりに基づいてロウアドレスＲＡをラッチ
し、コラムデコーダ５３はコラムアドレスストローブ信
号バーＣＡＳの立ち下がりに基づいてコラムアドレスＣ
Ａ１をラッチする。このラッチされたコラムアドレスＣ
Ａ１は、次のコラムアドレスＣＡ２がラッチされるま
で、コラムデコーダ５３により保持される。

【００１２】そして、ＤＲＡＭ５０は、ロウアドレスＲ
ＡとコラムアドレスＣＡ１とに基づいて選択したメモリ
セルに対してコラムアドレスストローブ信号バーＣＡＳ
の立ち下がりから所定の時間ｔ１経過後に入力データＤ
Ｗ１を書き込む書き込み動作を開始する。メモリセルに
入力データＤＷ１が充分に書き込まれるだけの時間経過
すると、ＤＲＡＭ５０は、コラムアドレスストローブ信
号バーＣＡＳをＨレベルに立ち上げ、書き込み動作を終
了する。

【００１３】入力データＤＷ１を書き込んだ後、ＤＲＡ
Ｍ５０は、コラムアドレスストローブ信号バーＣＡＳに
よってコラムアドレスＣＡ２を取り込み、ロウアドレス
ＲＡとコラムアドレスＣＡ２とに基づいて選択したメモ
リセルに対して入力データＤＷ２を書き込む。選択した
メモリセルに入力データＤＷ２を書き込むと、ＤＲＡＭ
５０は、コラムアドレスストローブ信号バーＣＡＳを立
ち上げて書き込み動作を終了する。このように、ページ
モードは、同一のロウアドレスＲＡのページに対してデ
ータの書き込み動作を行なうようになっている。

【００１４】従って、ＤＲＡＭ５０に対してページモー
ドを用いてデータを書き込み場合、最初のデータは、ロ
ウアドレスストローブ信号バーＲＡＳとコラムアドレス
ストローブ信号バーＣＡＳにより各アドレスＲＡ，ＣＡ
１を取り込むので、その書き込みの動作時間は、通常と
同じ時間かかる。しかし、２つ目以降のデータの書き込
みは、コラムアドレスストローブ信号バーＣＡＳによる
コラムアドレスＣＡ２を取り込むだけで行われるので、
ロウアドレスストローブ信号バーＲＡＳによるロウアド
レスＲＡを取り込む時間の分書き込み時間を短縮するこ
とができるようになっている。

【００１５】

【発明が解決しようとする課題】ところで、コラムアド
レスストローブ信号バーＣＡＳがＨレベルである期間ｔ
_CPの間、コラムデコーダ５３は次のコラムアドレスＣＡ
２の受け付け準備するようになっている。従って、コラ
ムアドレスストローブ信号バーＣＡＳがＨレベルである
期間ｔ_CPを短くすると、次のコラムアドレスＣＡ２を受
け付ける時間が短くなり、コラムアドレスＣＡ２を正し
くラッチできなくなる。すると、次の入力データＤＷを
書き込むメモリセルを確定できない場合がある。そのた
め、コラムアドレスストローブ信号バーＣＡＳがＨレベ
ルである期間ｔ_CPは短くすることができない。

【００１６】このようなＤＲＡＭにおいて、連続してデ
ータを書き込むための書き込み時間を短縮するには、図
１０において、コラムアドレスストローブ信号バーＣＡ
ＳがＬレベルに立ち下がった後、コラムアドレスストロ
ーブ信号バーＣＡＳがＨレベルに立ち上がりデータの書
き込みを終了するまでの動作時間ｔ_CAS を短くする方法
が提案されている。しかしながら、動作時間ｔ_CAS を短
くすると、選択したメモリセルに対して入力データＤＷ
１，ＤＷ２が充分に書き込まれずに、入力データＤＷ
１，ＤＷ２をメモリセルに書き込むことができなくなる
場合がある。

【００１７】また、動作時間ｔ_CAS を短くするために
は、コラムアドレスストローブ信号バーＣＡＳが立ち下
がってから書き込みが開始するまでの時間ｔ１を短縮す
ればよい。しかしながら、この時間ｔ１を短縮するには
ライトアンプ５５の動作速度を速くする、コラムデコー
ダ５３の選択速度を速くする等の必要がある。また、デ
ータバス線対ＤＢ，バーＤＢの抵抗や寄生容量を小さく
する必要がある。そして、これらを行なうことは、容易
ではない。

【００１８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ページモードにおい
て、回路を大幅に変更することなく容易に、書き込みの
動作時間の短縮して、書き込み動作の高速化を図ること
のできる半導体記憶装置を提供することにある。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。半導体記憶装置は、メモリセルアレイ１とラ
イトアンプ２と遅延回路３とを備えている。メモリセル
アレイ１には複数のメモリ素子が設けられている。ライ
トアンプ２は、記憶すべき入力データＤＷを入力すると
ともに、コラムアドレスストローブ信号バーＣＡＳ、ロ
ウアドレスストローブ信号バーＲＡＳ、ライトイネーブ
ル信号バーＷＥを入力する。

【００２０】ライトアンプ２は、入力したコラムアドレ
スストローブ信号バーＣＡＳとロウアドレスストローブ
信号バーＲＡＳとライトイネーブル信号バーＷＥとに基
づいて前記メモリセルアレイ１のメモリ素子に対して入
力データＤＷを書き込む書き込み動作を行なう。そし
て、ライトアンプ２は、コラムアドレスストローブ信号
バーＣＡＳに基づいて書き込み動作を終了する。

【００２１】遅延回路３は、ライトアンプ２に接続さ
れ、コラムアドレスストローブ信号バーＣＡＳを入力
し、そのコラムアドレスストローブ信号バーＣＡＳに基
づいて予め設定された遅延時間だけ遅延させた第２のコ
ラムアドレスストローブ信号バーＣＡＳ２を生成し、そ
の第２のコラムアドレスストローブ信号バーＣＡＳ２を
コラムアドレスストローブ信号バーＣＡＳとしてライト
アンプ２へ出力する。ライトアンプ２は、入力した第２
のコラムアドレスストローブ信号バーＣＡＳ２に基づい
て書き込み動作を行なう。

【００２２】

【作用】従って、本発明によれば、ライトアンプ２は、
遅延された第２のコラムアドレスストローブ信号バーＣ
ＡＳ２を入力し、その第２のコラムアドレスストローブ
信号バーＣＡＳ２に基づいて書き込み動作を終了する。
その結果、ライトアンプ２の書き込み動作はコラムアド
レスストローブ信号バーＣＡＳにかかわらないので、動
作時間ｔ_CAS を短くすることが可能で、コラムアドレス
ストローブ信号バーＣＡＳのサイクルを短くすることが
できる。

【００２３】

【実施例】 （第一実施例）以下、本発明を具体化した第一実施例を
図２〜図４に従って説明する。

【００２４】尚、説明の便宜上、従来と同様の構成につ
いては同一の符号を付してその説明を一部省略する。図
２は、ＤＲＡＭ１０のブロック回路図である。ＤＲＡＭ
１０には、遅延回路１１が設けられている。遅延回路１
１は、ライトアンプ５５に接続されている。遅延回路１
１は、コラムアドレスストローブ信号バーＣＡＳを入力
し、そのコラムアドレスストローブ信号バーＣＡＳに基
づいてコラムアドレスストローブ信号バーＣＡＳ２を生
成しライトアンプ５５に出力する。ライトアンプ５５
は、入力したコラムアドレスストローブ信号バーＣＡＳ
２と、従来と同様のロウアドレスストローブ信号バーＲ
ＡＳ，ライトイネーブル信号バーＷＥとに基づいてデー
タバス線対ＤＢ，バーＤＢを入力データＤＷに応じたレ
ベルに変化させる。

【００２５】このとき、ロウデコーダ５２は、ラッチし
たロウアドレスＲＡに基づいてワード線ＷＬを選択す
る。また、コラムデコーダ５３は、ラッチしたコラムア
ドレスＣＡ１に基づいてコラム選択信号ＣＬを出力す
る。このコラム選択信号ＣＬは、ＮチャネルＭＯＳトラ
ンジスタよりなるコラムスイッチ５４ａ，５４ｂのゲー
トにそれぞれ入力される。すると、コラムスイッチ５４
ａ，５４ｂはオンとなり、ビット線対BL，バーBLとデー
タバス線対ＤＢ，バーＤＢとをそれぞれ接続する。その
結果、入力データＤＷは、ライトアンプ５５，データバ
ス線対ＤＢ，バーＤＢ，コラムスイッチ５４ａ，５４
ｂ，ビット線対BL，バーBLを介してメモリセルに書き込
まれる。

【００２６】尚、ラッチされたコラムアドレスＣＡ１
は、次のコラムアドレスＣＡ２がラッチされるまでコラ
ムデコーダ５３により保持される。従って、コラムデコ
ーダ５３から出力されるコラム選択信号ＣＬは、次のコ
ラムアドレスＣＡ２がラッチされるまでコラムスイッチ
５４ａ，５４ｂはオンとなり、ビット線対BL，バーBLと
データバス線対ＤＢ，バーＤＢとをそれぞれ接続するよ
うになっている。

【００２７】コラムアドレスストローブ信号バーＣＡＳ
２がＬレベルからＨレベルに立ち上がると、ライトアン
プ５５は、書き込み動作を終了して次の入力データの書
き込みのためにデータバス線対ＤＢ，バーＤＢのリセッ
トを行なうようになっている。

【００２８】図３は、ＤＲＡＭ１０の一部回路図であ
る。尚、図３において、説明を簡単にするために、１つ
のメモリセルＣに対する回路のみを示している。図３に
示すように、遅延回路１１は、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタという）１２とＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタという）１３と抵抗１４とコンデンサ１５とインバ
ータ回路１６とから構成されている。

【００２９】ＰＭＯＳトランジスタ１２とＮＭＯＳトラ
ンジスタ１３は、そのゲートが互いに接続されるととも
に、コラムアドレスストローブ信号バーＣＡＳを入力し
ている。ＰＭＯＳトランジスタ１２のソースはＤＲＡＭ
１０の駆動電源である高電位側電源Ｖccに接続され、Ｎ
ＭＯＳトランジスタ１３のソースは低電位側電源Ｖssに
接続されている。ＰＭＯＳトランジスタ１２のドレイン
は抵抗１４を介してＮＭＯＳトランジスタ１３のドレイ
ンに接続されている。ＰＭＯＳトランジスタ１２のドレ
インと抵抗１４との間のノードＮ１は、コンデンサ１５
を介して低電位側電源Ｖssに接続されている。また、ノ
ードＮ１は、インバータ回路１６の入力端子に接続され
ている。そして、インバータ回路１６の出力端子は、ラ
イトアンプ５５に接続されている。また、ライトアンプ
５５は、相補信号である入力データＤＷ，バーＤＷを入
力している。

【００３０】コラムアドレスストローブ信号バーＣＡＳ
がＨレベルの時、ＰＭＯＳトランジスタ１２はそのゲー
ト電圧がＨレベルであるのでオフとなり、ＮＭＯＳトラ
ンジスタ１３は逆にオンとなっている。その結果、ノー
ドＮ１はＬレベルとなる。そして、インバータ回路１６
は、ノードＮ１のＬレベルを反転し、Ｈレベルのコラム
アドレスストローブ信号バーＣＡＳ２をライトアンプ５
５へ出力する。

【００３１】コラムアドレスストローブ信号バーＣＡＳ
がＨレベルからＬレベルに立ち下がると、ＰＭＯＳトラ
ンジスタ１２はオフからオン、ＮＭＯＳトランジスタは
オンからオフに変化する。すると、ノードＮ１はＬレベ
ルからＨレベルに立ち上がる。そして、ＰＭＯＳトラン
ジスタ１２がオンであるので、高電位側電源Ｖccからコ
ンデンサ１５に電荷が蓄えられる。

【００３２】インバータ回路１６は、ノードＮ１のレベ
ルを入力し、そのレベルを反転させた信号をコラムアド
レスストローブ信号バーＣＡＳ２として出力する。従っ
て、コラムアドレスストローブ信号バーＣＡＳ２はＨレ
ベルからＬレベルに立ち下がることになる。即ち、コラ
ムアドレスストローブ信号バーＣＡＳがＨレベルからＬ
レベルに立ち下がると、遅延回路１１により生成された
コラムアドレスストローブ信号バーＣＡＳ２は直ちにＨ
レベルからＬレベルに立ち下がる。

【００３３】次に、コラムアドレスストローブ信号バー
ＣＡＳがＬレベルからＨレベルに立ち上がると、ＰＭＯ
Ｓトランジスタ１２はオンからオフ、ＮＭＯＳトランジ
スタはオフからオンに変化する。すると、コンデンサ１
５に蓄えられた電荷は、抵抗１４を介してＮＭＯＳトラ
ンジスタ１３に流れることになる。その結果、ノードＮ
１の電位は、Ｈレベルから徐々に低下する。即ち、抵抗
１４とコンデンサ１５とにより積分回路を構成し、その
抵抗１４とコンデンサ１５とにより決定する時定数によ
りノードＮ１の電位が徐々に変化することになる。

【００３４】そして、ノードＮ１の電位がインバータ回
路１６のしきい値より低下すると、インバータ回路１６
の出力はＬレベルからＨレベルに変化し、コラムアドレ
スストローブ信号バーＣＡＳ２としてライトアンプ５５
へ出力される。このコラムアドレスストローブ信号バー
ＣＡＳがＨレベルに立ち上がった時からコラムアドレス
ストローブ信号バーＣＡＳ２がＨレベルに立ち上がるま
での時間を遅延時間Ｄ１とする。従って、遅延回路１１
は、コラムアドレスストローブ信号バーＣＡＳの立ち上
がりを遅延時間Ｄ１だけ遅延させ、その遅延させた信号
をコラムアドレスストローブ信号バーＣＡＳ２としてラ
イトアンプ５５へ出力するようになっている。

【００３５】即ち、遅延回路１１は、コラムアドレスス
トローブ信号バーＣＡＳの立ち下がりを遅延させず、コ
ラムアドレスストローブ信号バーＣＡＳが立ち上がりの
みを遅延時間Ｄ１だけ遅延させたコラムアドレスストロ
ーブ信号バーＣＡＳ２を出力するようになっている。

【００３６】尚、本実施例のコラムアドレスストローブ
信号バーＣＡＳがＬレベルである期間ｔ_cas2は、図１０
に示す従来のコラムアドレスストローブ信号バーＣＡＳ
がＬレベルである期間ｔ_cas に比べて短くなっている。
一方、本実施例のコラムアドレスストローブ信号バーＣ
ＡＳは、図１０に示す従来のコラムアドレスストローブ
信号バーＣＡＳがＨレベルである期間ｔ_cpと同じ時間Ｈ
レベルとなっている。また、コラムアドレスストローブ
信号バーＣＡＳ２がＬレベルである期間ｔ₂ は、従来の
コラムアドレスストローブ信号バーＣＡＳがＬレベルで
ある期間ｔ_casと同じ間隔となっている。

【００３７】次に、上記のように構成されたＤＲＡＭの
作用を図４に従って説明する。今、ロウアドレスストロ
ーブ信号バーＲＡＳがＨレベルからＬレベルに立ち下が
ると、その立ち下がりに基づいてロウアドレスＲＡがロ
ウデコーダ５２にラッチされる。このロウアドレススト
ローブ信号バーＲＡＳがＬレベルの状態で、ライトイネ
ーブル信号バーＷＥがＨレベルからＬレベルに立ち下が
った後、コラムアドレスストローブ信号バーＣＡＳがＨ
レベルからＬレベルに立ち下がる。すると、コラムアド
レスストローブ信号バーＣＡＳの立ち下がりに基づいて
コラムアドレスＣＡ１がコラムデコーダ５３にラッチさ
れる。また、コラムアドレスストローブ信号バーＣＡＳ
の立ち下がりに基づいて入力データＤＷ１がライトアン
プ５５に入力されラッチされる。

【００３８】この時、遅延回路１１は、コラムアドレス
ストローブ信号バーＣＡＳの立ち下がりに基づいてコラ
ムアドレスストローブ信号バーＣＡＳ２をＨレベルから
Ｌレベルに立ち下げる。そして、コラムアドレスストロ
ーブ信号バーＣＡＳの立ち下がりから所定時間ｔ１経過
すると、入力した入力データＤＷ１に基づいてデータバ
ス線対ＤＢ，バーＤＢのレベルを変化し始める。そし
て、データバス線対ＤＢ，バーＤＢのレベルが充分に変
化すると、メモリセルＣに対して書き込みが開始され
る。

【００３９】ところで、コラムアドレスストローブ信号
バーＣＡＳは立ち下がりから所定時間ｔ_CAS2経過する
と、ＬレベルからＨレベルに立ち上がる。遅延回路１１
は、このコラムアドレスストローブ信号バーＣＡＳの立
ち上がりを遅延時間Ｄ１だけ遅延させ、その遅延させた
信号をコラムアドレスストローブ信号バーＣＡＳ２とし
てライトアンプ５５へ出力する。

【００４０】ライトアンプ５５は、このコラムアドレス
ストローブ信号バーＣＡＳ２の立ち上がりに基づいて書
き込み動作を終了する。このとき、コラムアドレススト
ローブ信号バーＣＡＳ２のＬレベルである期間ｔ₂ は、
従来の図１０に示すコラムアドレスストローブ信号バー
ＣＡＳがＬレベルである期間ｔ_CAS と同じになってい
る。従って、入力データＤＷ，バーＤＷは、メモリセル
Ｃに対して充分な時間書き込まれることになる。

【００４１】ライトアンプ５５が入力データＤＷ，バー
ＤＷをメモリセルＣに対して書き込んでいる間に、コラ
ムアドレスストローブ信号バーＣＡＳは、Ｈレベルとな
っている。このコラムアドレスストローブ信号バーＣＡ
ＳがＨレベルである期間ｔ_CPの間に、コラムデコーダ５
３は次のコラムアドレスＣＡ２の入力が可能となり、そ
のコラムアドレスＣＡ２を入力している。従って、コラ
ムアドレスストローブ信号バーＣＡＳがＨレベルからＬ
レベルに立ち下がったとき、次のコラムアドレスＣＡ２
は順分に準備されているので、コラムデコーダ５３に正
しくラッチされることになる。そのため、次に入力デー
タＤＷを書き込むメモリセルが確実に確定されることに
なる。

【００４２】そして、再びコラムアドレスストローブ信
号バーＣＡＳが立ち下がると、その立ち下がりに基づい
て次のコラムアドレスＣＡ２が直ちにコラムデコーダ５
３にラッチされる。また、コラムアドレスストローブ信
号バーＣＡＳの立ち下がりに基づいて入力データＤＷ２
がライトアンプ５５にラッチされる。更に、コラムアド
レスストローブ信号バーＣＡＳの立ち下がりに基づいて
遅延回路１１は、コラムアドレスストローブ信号バーＣ
ＡＳ２をＨレベルからＬレベルに立ち下げる。

【００４３】このとき、ライトイネーブル信号バーＷＥ
はＬレベルであるので、コラムデコーダ５３にラッチさ
れたコラムアドレスＣＡ２に基づいてビット線対BL，バ
ーBLがデータバス線対ＤＢ，バーＤＢに接続され、メモ
リセルが選択される。その選択されたメモリセルに対し
てライトアンプ５５にラッチされた入力データＤＷ２と
に基づいてが書き込まれることになる。

【００４４】このように、本実施例では、コラムアドレ
スストローブ信号バーＣＡＳを入力し、そのコラムアド
レスストローブ信号バーＣＡＳの立ち上がりを予め設定
された遅延時間Ｄ１だけ遅延させたコラムアドレススト
ローブ信号バーＣＡＳ２を生成する遅延回路１１を設け
た。コラムアドレスストローブ信号バーＣＡＳはコラム
デコーダ５３に入力され、コラムアドレスストローブ信
号バーＣＡＳ２はライトアンプ５５に入力される。

【００４５】コラムデコーダ５３はコラムアドレススト
ローブ信号バーＣＡＳを入力し、そのコラムアドレスス
トローブ信号バーＣＡＳの立ち下がりに基づいてコラム
アドレスＣＡ１をラッチする。ライトアンプ５５は、コ
ラムアドレスストローブ信号バーＣＡＳ２を入力し、そ
のコラムアドレスストローブ信号バーＣＡＳ２の立ち下
がりに基づいて入力データＤＷをラッチする。そして、
ロウアドレスストローブ信号バーＲＡＳの立ち下がりに
基づいてロウデコーダ５２によりラッチされたロウアド
レスＲＡと、コラムデコーダ５３にラッチされたコラム
アドレスＣＡ１とにより１つのメモリセルが選択され
る。その選択されたメモリセルに対してライトアンプ５
５は、コラムスイッチ５４により接続されたビット線対
BL，バーBLとデータバス線対ＤＢ，バーＤＢを介して入
力データＤＷを書き込む書き込み動作を行なう。そし
て、ライトアンプ５５は、コラムアドレスストローブ信
号バーＣＡＳ２の立ち上がりに基づいて入力データＤＷ
の書き込み動作を終了する。その書き込み動作の間、コ
ラムアドレスストローブ信号バーＣＡＳはＨレベルであ
るので、コラムデコーダ５３は次のコラムアドレスＣＡ
２を受け付け準備する。そして、コラムアドレスストロ
ーブ信号バーＣＡＳが立ち下がると、コラムアドレスＣ
Ａ２をラッチして次の書き込み動作が開始するようにし
た。

【００４６】従って、コラムアドレスＣＡ１により選択
されたメモリセルに対して入力データＤＷ１を書き込む
書き込み動作を行っている間に、コラムアドレスストロ
ーブ信号バーＣＡＳをＬレベルからＨレベルに立ち上げ
ることができるので、コラムアドレスストローブ信号バ
ーＣＡＳをＬレベルに維持する時間ｔ_CAS を短縮するこ
とができる。その結果、連続して入力データＤＷ１，Ｄ
Ｗ２を書き込む時間間隔を短縮することができ、書き込
み速度を高速化することができるので、書き込みサイク
ルの時間を短くすることができる。 （第二実施例）次に、本発明の第二実施例のＤＲＡＭを
図５に従って説明する。

【００４７】尚、説明の便宜上、第一実施例と同様の構
成については同一の符号を付してその説明を省略する。
図５に示すように、ＤＲＡＭ２０には、切換回路２１が
設けられている。切換回路２１には、ＮチャネルＭＯＳ
トランジスタで構成されるトランスファゲート２２，２
３とインバータ回路２４とが設けられている。トランス
ファゲート２２のゲートは、インバータ回路２４の入力
端子と接続されるとともに、外部装置から入力された制
御信号ＦＷを入力している。インバータ回路２４の出力
端子はトランスファゲート２３のゲートに接続されてい
る。従って、トランスファゲート２３のゲートには、イ
ンバータ回路２４により反転された制御信号ＦＷが入力
されるようになっている。

【００４８】トランスファゲート２３はコラムアドレス
ストローブ信号バーＣＡＳを直接入力し、トランスファ
ゲート２２は遅延回路１１に接続されている。トランス
ファゲート２２，２３は、共通接続されるとともにライ
トアンプ５５に接続されている。

【００４９】遅延回路１１は、第一実施例と同様に、コ
ラムアドレスストローブ信号バーＣＡＳを入力し、その
コラムアドレスストローブ信号バーＣＡＳの立ち上がり
のみを遅延時間Ｄ１だけ遅延させたコラムアドレススト
ローブ信号バーＣＡＳ２を生成し、切換回路２１へ出力
するようになっている。

【００５０】切換回路２１は、制御信号ＦＷに基づいて
コラムアドレスストローブ信号バーＣＡＳとコラムアド
レスストローブ信号バーＣＡＳ２とを切換え、ライトア
ンプ５５に入力するようになっている。

【００５１】即ち、制御信号ＦＷがＬレベルの時、トラ
ンスファゲート２３はオンとなり、トランスファゲート
２２はオフとなる。その結果、ライトアンプ５５には、
トランスファゲート２３を介してコラムアドレスストロ
ーブ信号バーＣＡＳが入力される。一方、制御信号ＦＷ
がＨレベルの時、トランスファゲート２３はオフとな
り、トランスファゲート２２はオンとなる。その結果、
ライトアンプ５５には、トランスファゲート２２を介し
てコラムアドレスストローブ信号バーＣＡＳ２が入力さ
れるようになっている。

【００５２】尚、制御信号ＦＷがＬレベルのとき、切換
回路２１を介してライトアンプ５５に入力されるコラム
アドレスストローブ信号バーＣＡＳは、図１０に示す従
来のコラムアドレスストローブ信号バーＣＡＳが入力さ
れるようになっている。即ち、制御信号ＦＷがＬレベル
のとき、ＤＲＡＭ２０には従来のコラムアドレスストロ
ーブ信号バーＣＡＳが入力され、そのコラムアドレスス
トローブ信号バーＣＡＳに基づいて書き込み動作が行わ
れる。一方、制御信号ＦＷがＨレベルのとき、ＤＲＡＭ
２０には図４に示すＬレベルである期間ｔ_CAS2が短いコ
ラムアドレスストローブ信号バーＣＡＳが入力され、そ
のコラムアドレスストローブ信号バーＣＡＳに基づいて
ページモードによる書き込み動作が行われる。マイコン
システムに接続される機器においては、従来のタイミン
グに基づいて動作するものが存在する。そのため、ＤＲ
ＡＭ２０は、従来のコラムアドレスストローブ信号バー
ＣＡＳのタイミングでも動作することができるようにな
っている。

【００５３】このように、本実施例では、ＤＲＡＭ２０
には、切換回路２１が設けられ、その切換回路２１はラ
イトアンプ５５に接続されている。切換回路２１には、
コラムアドレスストローブ信号バーＣＡＳが直接入力さ
れるとともに、遅延回路１１を介してコラムアドレスス
トローブ信号バーＣＡＳの立ち上がりが遅延時間Ｄ１遅
延されたコラムアドレスストローブ信号バーＣＡＳ２が
入力される。制御信号ＦＷがＨレベルの時、切換回路２
１は遅延回路１１を介して入力したコラムアドレススト
ローブ信号バーＣＡＳ２をライトアンプ５５へ出力す
る。ライトアンプ５５は、入力したコラムアドレススト
ローブ信号バーＣＡＳ２に基づいて第一実施例と同様に
書き込みサイクルが高速な連続書き込み動作を行なう。

【００５４】一方、制御信号ＦＷがＬレベルの時、切換
回路２１には従来のＬレベルである期間ｔ_CAS が長いコ
ラムアドレスストローブ信号バーＣＡＳが直接入力さ
れ、そのコラムアドレスストローブ信号バーＣＡＳをラ
イトアンプ５５へ出力する。ライトアンプ５５は、入力
した従来のコラムアドレスストローブ信号バーＣＡＳに
基づいて書き込み動作を行なう。その結果、従来と同様
の書き込みサイクルに対する対応を可能にすることがで
きる。

【００５５】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 １）上記各実施例において、図６に示すように遅延回路
３１を構成する。遅延回路３０は、インバータ回路３
１，３２，３３とナンド回路３４とにより構成されてい
る。そして、直列に接続されたインバータ回路３１，３
２により定まる遅延時間Ｄ１だけコラムアドレスストロ
ーブ信号バーＣＡＳの立ち上がりが遅延される。

【００５６】２）第二実施例において、図７に示すよう
に、切換回路４０を構成する。切換回路４０は、ＣＭＯ
Ｓトランジスタよりなるナンド回路４１と、ナンド回路
４２とインバータ回路４３，４４とから構成される。そ
して、切換回路４０は、第二実施例と同様にコラムアド
レスストローブ信号バーＣＡＳを直接入力するとともに
遅延回路１１により遅延されたコラムアドレスストロー
ブ信号バーＣＡＳ２を入力する。そして、切換回路４０
は、制御信号ＦＷに基づいてコラムアドレスストローブ
信号バーＣＡＳとコラムアドレスストローブ信号バーＣ
ＡＳ２とを切り換えてライトアンプ５５へ出力する。

【００５７】３）第二実施例において、切換回路３１を
設け、制御信号ＦＷに基づいて従来のコラムアドレスス
トローブ信号バーＣＡＳと、Ｌレベルである期間ｔ_cas2
が短いコラムアドレスストローブ信号バーＣＡＳの立ち
上がりを遅延回路１１により遅延させたコラムアドレス
ストローブ信号バーＣＡＳ２とを切り換えるようにした
が、遅延時間の異なる遅延回路を複数設け、その遅延回
路を切り換えて書き込み、読み出し動作を行なうように
してもよい。

【００５８】４）上記各実施例の遅延回路１１，３１又
は切換回路２１，４０をコラムアドレスストローブ信号
バーＣＡＳとロウアドレスストローブ信号バーＲＡＳと
を用いた２重アドレス方式のスタッティックランダムア
クセスメモリ（ＳＲＡＭ）に具体化する。

【００５９】

【発明の効果】以上詳述したように、本発明によれば、
ページモードにおいて、書き込みの動作時間の短縮し
て、書き込み動作の高速化を図ることができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一実施例のＤＲＡＭを示すブロック回路図
である。

【図３】 第一実施例のＤＲＡＭの一部回路図である。

【図４】 第一実施例のページモードにおける書き込み
動作を説明する波形図である。

【図５】 第二実施例のＤＲＡＭの一部回路図である。

【図６】 別の遅延回路を示す回路図である。

【図７】 別の切替回路の回路図である。

【図８】 従来のＤＲＡＭを示すブロック回路図であ
る。

【図９】 従来のＤＲＡＭの一部回路図である。

【図１０】 従来のページモードにおける書き込み動作
を説明する波形図である。

【符号の説明】

１ メモリセルアレイ ２ ライトアンプ ３ 遅延回路 ＤＷ 入力データ バーＣＡＳ コラムアドレスストローブ信号 バーＲＡＳ ロウアドレスストローブ信号 バーＷＥ ライトイネーブル信号 バーＣＡＳ２ 第２のコラムアドレスストローブ信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリ素子を備えたメモリセルア
   レイと、 記憶すべきデータを入力するとともに、入力したコラム
   アドレスストローブ信号とロウアドレスストローブ信号
   とライトイネーブル信号とに基づいて前記メモリセルア
   レイのメモリ素子に対して入力したデータを書き込む書
   き込み動作を行ない、コラムアドレスストローブ信号に
   基づいて書き込み動作を終了するライトアンプとを備え
   た半導体記憶装置において、 前記ライトアンプに接続され、コラムアドレスストロー
   ブ信号を入力し、前記書き込み動作の終了を遅延させる
   第２のコラムアドレスストローブ信号を生成し、その第
   ２のコラムアドレスストローブ信号をコラムアドレスス
   トローブ信号としてライトアンプへ出力する遅延回路を
   備えた半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 前記遅延回路は、 入力したコラムアドレスストローブ信号がＬレベルから
   Ｈレベルに立ち上がる立ち上がりを遅延させた第２のコ
   ラムアドレスストローブ信号を生成するようにした半導
   体記憶装置。
3. 【請求項３】 請求項１又は請求項２に記載の半導体記
   憶装置において、 前記遅延回路は、 そのソースが高電位側電源に接続され、ゲートにはコラ
   ムアドレスストローブ信号が印加されたＰチャネルＭＯ
   Ｓトランジスタと、 そのソースが低電位側電源に接続され、ゲートにはコラ
   ムアドレスストローブ信号が印加されたＮチャネルＭＯ
   Ｓトランジスタと、 前記両ＭＯＳトランジスタのドレイン間に接続された抵
   抗と、 その一端が前記ＰチャネルＭＯＳトランジスタのドレイ
   ンと抵抗との間に接続され、他端が低電位側電源に接続
   されたコンデンサとから構成される半導体記憶装置。
4. 【請求項４】 請求項１〜３のうちいずれか１項に記載
   の半導体記憶装置において、 前記コラムアドレスストローブ信号を直接入力するとと
   もに、前記遅延回路から出力される第２のコラムアドレ
   スストローブ信号を入力し、制御信号に基づいて前記コ
   ラムアドレスストローブ信号と第２のコラムアドレスス
   トローブ信号とを切り換えて前記ライトアンプへ出力す
   る切換回路を設けた半導体記憶装置。
5. 【請求項５】 請求項４に記載の半導体記憶装置におい
   て、 前記切換回路は、 一端には前記コラムアドレスストローブ信号が入力さ
   れ、他端は前記ライトアンプに接続され、ゲートには前
   記制御信号が反転された信号が入力されたＮチャネルＭ
   ＯＳトランジスタよりなるトランスファゲートと、 一端には前記遅延回路が接続され、他端には前記ライト
   アンプが接続され、ゲートには前記制御信号が入力され
   たＮチャネルＭＯＳトランジスタよりなるトランスファ
   ゲートとを備えた半導体記憶装置。