JPH0660663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0660663A JPH0660663A JP4232785A JP23278592A JPH0660663A JP H0660663 A JPH0660663 A JP H0660663A JP 4232785 A JP4232785 A JP 4232785A JP 23278592 A JP23278592 A JP 23278592A JP H0660663 A JPH0660663 A JP H0660663A
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- precharge
- circuit
- signal
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Abstract
(57)【要約】
【目的】 アクセス時間を短縮し、書込みモードと読出
しモードでアクセス時間の差をなくす。 【構成】 ダミーセル部１２，１４にはそれぞれ読出し
完了検出回路１６、書込み完了検出回路１８が接続され
ている。プリチャージ制御回路２２は読出し完了信号Ｒ
Ｅ又は書込み完了信号ＥＷを入力するとプリチャージ回
路２６によりビットラインのプリチャージ動作を開始さ
せ、アドレス変化信号ＡＴ又はデータ変化信号ＤＴを入
力するとプリチャージを終了させる。これにより、前の
読出しサイクルの後半又は前の書込みサイクルの後半で
プリチャージが完了する。
しモードでアクセス時間の差をなくす。 【構成】 ダミーセル部１２，１４にはそれぞれ読出し
完了検出回路１６、書込み完了検出回路１８が接続され
ている。プリチャージ制御回路２２は読出し完了信号Ｒ
Ｅ又は書込み完了信号ＥＷを入力するとプリチャージ回
路２６によりビットラインのプリチャージ動作を開始さ
せ、アドレス変化信号ＡＴ又はデータ変化信号ＤＴを入
力するとプリチャージを終了させる。これにより、前の
読出しサイクルの後半又は前の書込みサイクルの後半で
プリチャージが完了する。
Description
【０００１】
【産業上の利用分野】本発明はスタティックＲＡＭを備
えた半導体記憶装置に関するものである。
えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】スタティックＲＡＭでは、消費電流を低
減し、アクセス時間を短縮するために、複数のアドレス
信号の変化を検出するアドレス変化検出回路（ＡＴＤ）
を備え、外部から見れば非同期回路であるが、内部では
ＡＴＤ回路の出力信号を同期信号に利用して内部回路を
制御することが行なわれている。一方、一対のビット線
を有するスタティックＲＡＭでは、各メモリセルからデ
ータを読み出す場合に、読出し動作に先立ってその一対
のビット線を所定のレベルに充電するプリチャージ工程
が設けられている。アドレス信号が変化した後、読出し
を開始するまでの間にプリチャージを行なうと、アクセ
ス時間が長くかかり、消費電流が多くなることから、読
出しモードにおいては前のサイクルでのデータ読出し完
了後の前のサイクル中にワードラインを立下げ、プリチ
ャージを行なってアクセス時間の短縮と消費電流の低減
を図ることが提案されている（特開昭５９−１７８６８
５号公報参照）。一方、読出しモードでの読出し動作完
了を検出するために、センスアンプの読出しデータの増
幅動作の完了をセンスアンプ出力検出回路で検出し、そ
の検出回路の検出出力によりワードラインを非選択状態
に制御することも提案されている（特公平３−１２３９
７号公報参照）。
減し、アクセス時間を短縮するために、複数のアドレス
信号の変化を検出するアドレス変化検出回路（ＡＴＤ）
を備え、外部から見れば非同期回路であるが、内部では
ＡＴＤ回路の出力信号を同期信号に利用して内部回路を
制御することが行なわれている。一方、一対のビット線
を有するスタティックＲＡＭでは、各メモリセルからデ
ータを読み出す場合に、読出し動作に先立ってその一対
のビット線を所定のレベルに充電するプリチャージ工程
が設けられている。アドレス信号が変化した後、読出し
を開始するまでの間にプリチャージを行なうと、アクセ
ス時間が長くかかり、消費電流が多くなることから、読
出しモードにおいては前のサイクルでのデータ読出し完
了後の前のサイクル中にワードラインを立下げ、プリチ
ャージを行なってアクセス時間の短縮と消費電流の低減
を図ることが提案されている（特開昭５９−１７８６８
５号公報参照）。一方、読出しモードでの読出し動作完
了を検出するために、センスアンプの読出しデータの増
幅動作の完了をセンスアンプ出力検出回路で検出し、そ
の検出回路の検出出力によりワードラインを非選択状態
に制御することも提案されている（特公平３−１２３９
７号公報参照）。
【０００３】
【発明が解決しようとする課題】読出しモードでの前の
サイクルの後半にプリチャージを行なうことにより、ア
ドレス信号の変化から読出し開始までのプリチャージ期
間を削減してアクセス時間を短縮することはできる。し
かし書込みモードの次に読出しモードが来た場合には、
書込みモードではプリチャージは行なっていないので、
やはりアドレス信号が変化した後にプリチャージ期間を
設けなくてはならず、その場合にはアクセス時間が長く
なる。
サイクルの後半にプリチャージを行なうことにより、ア
ドレス信号の変化から読出し開始までのプリチャージ期
間を削減してアクセス時間を短縮することはできる。し
かし書込みモードの次に読出しモードが来た場合には、
書込みモードではプリチャージは行なっていないので、
やはりアドレス信号が変化した後にプリチャージ期間を
設けなくてはならず、その場合にはアクセス時間が長く
なる。
【０００４】また、書込みモードでは１サイクルの期間
中はワードラインを立ち上げたままにしているので、そ
の立下げ時間を考えると、読出しモードが続いていると
きのアクセス時間と、書込みモードから読出しモードに
変わった時のアクセス時間との間に差が生じ、その時間
差が記憶装置の設計を不便にしている。本発明の第１の
目的は、読出しモードと書込みモードに関係なく、アク
セス時間を短縮することである。本発明の第２の目的
は、書込みモードと読出しモードでアクセス時間の差を
なくすことである。
中はワードラインを立ち上げたままにしているので、そ
の立下げ時間を考えると、読出しモードが続いていると
きのアクセス時間と、書込みモードから読出しモードに
変わった時のアクセス時間との間に差が生じ、その時間
差が記憶装置の設計を不便にしている。本発明の第１の
目的は、読出しモードと書込みモードに関係なく、アク
セス時間を短縮することである。本発明の第２の目的
は、書込みモードと読出しモードでアクセス時間の差を
なくすことである。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号の変化を検出するアドレス変化検出回
路と、メモリセルからのデータの読出し完了を検出する
読出し完了検出回路と、メモリセルへのデータの書込み
完了を検出する書込み完了検出回路と、アドレス変化検
出回路によるアドレス変化信号によりワードラインを活
性化し読出し完了検出回路による読出し完了信号又は書
込み完了検出回路による書込み完了信号によりワードラ
インを非活性化するワードライン活性化回路と、読出し
完了検出回路による読出し完了信号又は前記書込み完了
検出回路による書込み完了信号によりビットラインのプ
リチャージを開始し、アドレス変化検出回路によるアド
レス変化信号によりプリチャージを終了するプリチャー
ジ制御回路とを備えている。読出しモードでも書込みモ
ードでも、ともに前のサイクル中に次のサイクルのため
のプリチャージを行なうことによってアクセス時間を短
縮する。また、書込みサイクルの後半でも読出しサイク
ルと同様にプリチャージを行なうので、書込みモードと
読出しモードでアクセス時間に差がなくなる。
は、アドレス信号の変化を検出するアドレス変化検出回
路と、メモリセルからのデータの読出し完了を検出する
読出し完了検出回路と、メモリセルへのデータの書込み
完了を検出する書込み完了検出回路と、アドレス変化検
出回路によるアドレス変化信号によりワードラインを活
性化し読出し完了検出回路による読出し完了信号又は書
込み完了検出回路による書込み完了信号によりワードラ
インを非活性化するワードライン活性化回路と、読出し
完了検出回路による読出し完了信号又は前記書込み完了
検出回路による書込み完了信号によりビットラインのプ
リチャージを開始し、アドレス変化検出回路によるアド
レス変化信号によりプリチャージを終了するプリチャー
ジ制御回路とを備えている。読出しモードでも書込みモ
ードでも、ともに前のサイクル中に次のサイクルのため
のプリチャージを行なうことによってアクセス時間を短
縮する。また、書込みサイクルの後半でも読出しサイク
ルと同様にプリチャージを行なうので、書込みモードと
読出しモードでアクセス時間に差がなくなる。
【０００６】好ましい態様では、書込み完了検出回路は
一対のビットラインに接続されているメモリセルと同じ
構造の同数のメモリセルをダミーセルとして一対のダミ
ービットラインに有し、そのダミーセルの１つには書込
みレベルを検出するレベル検出回路を接続し、残りのダ
ミーセルのワードラインを立ち上がらないように固定す
るとともに、レベル検出回路の検出レベルにより書込み
完了を検出する。
一対のビットラインに接続されているメモリセルと同じ
構造の同数のメモリセルをダミーセルとして一対のダミ
ービットラインに有し、そのダミーセルの１つには書込
みレベルを検出するレベル検出回路を接続し、残りのダ
ミーセルのワードラインを立ち上がらないように固定す
るとともに、レベル検出回路の検出レベルにより書込み
完了を検出する。
【０００７】
【実施例】図１は一実施例を表すブロック図であり、図
２は同実施例における書込み完了検出回路の一例を示す
回路図である。図１において、メモリセル部２では各一
対のビットライン４にビットライン方向に複数のメモリ
セルが接続されており、各一対のビットラインを選択す
るために行デコーダ６が設けられている。８は複数のア
ドレス信号により行デコーダ６を作動させる行デコーダ
である。メモリセル部２で行方向にメモリセルを選択す
るために、複数のアドレス信号によりワード線を選択す
る列デコーダ１０が設けられている。
２は同実施例における書込み完了検出回路の一例を示す
回路図である。図１において、メモリセル部２では各一
対のビットライン４にビットライン方向に複数のメモリ
セルが接続されており、各一対のビットラインを選択す
るために行デコーダ６が設けられている。８は複数のア
ドレス信号により行デコーダ６を作動させる行デコーダ
である。メモリセル部２で行方向にメモリセルを選択す
るために、複数のアドレス信号によりワード線を選択す
る列デコーダ１０が設けられている。
【０００８】メモリセル部２内のビットラインと同じ一
対のビットラインを有し、メモリセル部２の一対のビッ
トラインに接続されたメモリセルと同じ構造で同数のメ
モリセルがダミーセルとして接続された２つのダミーセ
ル部１２，１４が設けられている。一方のダミーセル部
１２にはメモリセル部２でのメモリセルの読出し動作に
対応してダミーセルの読出し完了を検出する読出し完了
検出回路１６が接続されている。他方のダミーセル部１
４にはメモリセル部２でのメモリセルへのデータの書込
みに対応してダミーセルでのデータ書込み完了を検出す
る書込み完了検出回路１８が接続されている。
対のビットラインを有し、メモリセル部２の一対のビッ
トラインに接続されたメモリセルと同じ構造で同数のメ
モリセルがダミーセルとして接続された２つのダミーセ
ル部１２，１４が設けられている。一方のダミーセル部
１２にはメモリセル部２でのメモリセルの読出し動作に
対応してダミーセルの読出し完了を検出する読出し完了
検出回路１６が接続されている。他方のダミーセル部１
４にはメモリセル部２でのメモリセルへのデータの書込
みに対応してダミーセルでのデータ書込み完了を検出す
る書込み完了検出回路１８が接続されている。
【０００９】メモリセル部２のビットライン４にはプリ
チャージ回路２０が接続され、プリチャージ回路２０の
動作を制御するためにプリチャージ制御回路２２が設け
られている。複数のアドレス信号の変化を検出するため
にアドレス変化検出回路２６が設けられ、プリチャージ
制御回路２２は読出し完了検出回路１６からの読出し完
了信号ＲＥ又は書込み完了検出回路１８からの書込み完
了信号ＥＷを入力するとプリチャージ活性信号ＰＥを出
力してプリチャージ回路２６によりビットラインのプリ
チャージ動作を開始させ、ＡＴＤ回路２６からのアドレ
ス変化信号ＡＴ又は入力データの変化を検出する入力デ
ータ変化検出回路２８からのデータ変化信号ＤＴを入力
するとプリチャージ活性信号ＰＥを不活性にしてプリチ
ャージを終了させる。
チャージ回路２０が接続され、プリチャージ回路２０の
動作を制御するためにプリチャージ制御回路２２が設け
られている。複数のアドレス信号の変化を検出するため
にアドレス変化検出回路２６が設けられ、プリチャージ
制御回路２２は読出し完了検出回路１６からの読出し完
了信号ＲＥ又は書込み完了検出回路１８からの書込み完
了信号ＥＷを入力するとプリチャージ活性信号ＰＥを出
力してプリチャージ回路２６によりビットラインのプリ
チャージ動作を開始させ、ＡＴＤ回路２６からのアドレ
ス変化信号ＡＴ又は入力データの変化を検出する入力デ
ータ変化検出回路２８からのデータ変化信号ＤＴを入力
するとプリチャージ活性信号ＰＥを不活性にしてプリチ
ャージを終了させる。
【００１０】列デコーダ１０にはワードライン活性化回
路３０が接続され、ワードライン活性化回路３０の出力
によって列デコーダ１０によるワードラインの選択が活
性化される。ワードライン活性化信号はＡＴＤ回路２６
の出力ＡＴによってプリチャージ制御回路２２で作成さ
れるＷＯＥ信号である。メモリセル部２０の選択された
メモリセルを行ゲート６を経て読み出すためにセンスア
ンプ３２がビットラインに接続され、センスアンプ３２
により検出された出力信号はプリチャージ制御回路２２
によりプリチャージが開始される前にラッチ回路３４に
保持される。３６は出力バッファ回路である。メモリセ
ル部２のメモリセルに書込みを行なうために、ビットラ
インには行ゲート６を介して書込み回路３８が接続さ
れ、書込み回路３８には入力回路４０を経て入力データ
Ｄｉｎが入力される。ＡＴＤ回路２６と書込み回路３８
には書込み活性化信号ＷＥが入力され、その信号ＷＥが
活性状態のときに書込みが可能となる。
路３０が接続され、ワードライン活性化回路３０の出力
によって列デコーダ１０によるワードラインの選択が活
性化される。ワードライン活性化信号はＡＴＤ回路２６
の出力ＡＴによってプリチャージ制御回路２２で作成さ
れるＷＯＥ信号である。メモリセル部２０の選択された
メモリセルを行ゲート６を経て読み出すためにセンスア
ンプ３２がビットラインに接続され、センスアンプ３２
により検出された出力信号はプリチャージ制御回路２２
によりプリチャージが開始される前にラッチ回路３４に
保持される。３６は出力バッファ回路である。メモリセ
ル部２のメモリセルに書込みを行なうために、ビットラ
インには行ゲート６を介して書込み回路３８が接続さ
れ、書込み回路３８には入力回路４０を経て入力データ
Ｄｉｎが入力される。ＡＴＤ回路２６と書込み回路３８
には書込み活性化信号ＷＥが入力され、その信号ＷＥが
活性状態のときに書込みが可能となる。
【００１１】図２は書込み完了検出回路１８の一例を表
している。ダミーセル部１４には一対のビットライン４
２と４４が設けられ、この一対のビットライン４２，４
４にはメモリセル部２の一対のビットラインに接続され
ているメモリセルと同じ構造で同じ数のメモリセルがダ
ミーセルとして接続されている。ダミーセルのうちの１
つのダミーセル４６ａは書込み完了検出セルであり、そ
のダミーセル４６ａのゲートトランジスタにはダミーワ
ードライン４８が接続されている。ダミーワードライン
４８はメモリセル部２のワードラインの何れかが選択さ
れることによって活性化する。他のダミーセル４６のゲ
ートトランジスタに接続されたワードラインは、立ち上
がらないようにローレベルＶssに固定されている。
している。ダミーセル部１４には一対のビットライン４
２と４４が設けられ、この一対のビットライン４２，４
４にはメモリセル部２の一対のビットラインに接続され
ているメモリセルと同じ構造で同じ数のメモリセルがダ
ミーセルとして接続されている。ダミーセルのうちの１
つのダミーセル４６ａは書込み完了検出セルであり、そ
のダミーセル４６ａのゲートトランジスタにはダミーワ
ードライン４８が接続されている。ダミーワードライン
４８はメモリセル部２のワードラインの何れかが選択さ
れることによって活性化する。他のダミーセル４６のゲ
ートトランジスタに接続されたワードラインは、立ち上
がらないようにローレベルＶssに固定されている。
【００１２】ダミーワードライン４８はＮＡＮＤ回路５
０の一方の入力端子に接続され、ＮＡＮＤ回路５０の他
方の入力端子にはダミーワードライン４８が３段のイン
バータによる遅延回路５２を介して接続されている。書
込み完了検出セル４６ａの一方のゲートトランジスタが
一方のダミービットライン４４に接続されるとともに、
ＮＡＮＤ回路５４の一方の入力端子に接続され、ＮＡＮ
Ｄ回路５４の他方の入力端子にはダミービットライン４
４が３段のインバータによる遅延回路５６を経て接続さ
れている。書込み完了検出セル４６ａの他方のゲートト
ランジスタは他方のダミービットライン４２に接続され
るとともに、ＮＭＯＳトランジスタ５８を経て電源端子
Ｖｃｃに接続されている。一方のダミービットライン４
４はＰＭＯＳトランジスタ６０を介してＶss端子に接続
され、他方のダミービットライン４２はＮＭＯＳトラン
ジスタ６２を介してＶss端子に接続されている。
０の一方の入力端子に接続され、ＮＡＮＤ回路５０の他
方の入力端子にはダミーワードライン４８が３段のイン
バータによる遅延回路５２を介して接続されている。書
込み完了検出セル４６ａの一方のゲートトランジスタが
一方のダミービットライン４４に接続されるとともに、
ＮＡＮＤ回路５４の一方の入力端子に接続され、ＮＡＮ
Ｄ回路５４の他方の入力端子にはダミービットライン４
４が３段のインバータによる遅延回路５６を経て接続さ
れている。書込み完了検出セル４６ａの他方のゲートト
ランジスタは他方のダミービットライン４２に接続され
るとともに、ＮＭＯＳトランジスタ５８を経て電源端子
Ｖｃｃに接続されている。一方のダミービットライン４
４はＰＭＯＳトランジスタ６０を介してＶss端子に接続
され、他方のダミービットライン４２はＮＭＯＳトラン
ジスタ６２を介してＶss端子に接続されている。
【００１３】２つのＮＡＮＤ回路５０，５４の出力端子
はＮＡＮＤ回路６４のそれぞれの入力端子に接続され、
ＮＡＮＤ回路６４の出力端子はＴ型フリップフロップ
（Ｔ／ＦＦ）６６に入力され、そのＴ型フリップフロッ
プ６６の出力が書込み完了検出信号ＷＲＡ（図１の信号
ＥＷと同じ信号）となる。信号ＷＲＡはＰＭＯＳトラン
ジスタ６０とＮＭＯＳトランジスタ６２のゲート電極に
入力され、またインバータ６８を介してＮＭＯＳトラン
ジスタ５８のゲート電極に入力されている。
はＮＡＮＤ回路６４のそれぞれの入力端子に接続され、
ＮＡＮＤ回路６４の出力端子はＴ型フリップフロップ
（Ｔ／ＦＦ）６６に入力され、そのＴ型フリップフロッ
プ６６の出力が書込み完了検出信号ＷＲＡ（図１の信号
ＥＷと同じ信号）となる。信号ＷＲＡはＰＭＯＳトラン
ジスタ６０とＮＭＯＳトランジスタ６２のゲート電極に
入力され、またインバータ６８を介してＮＭＯＳトラン
ジスタ５８のゲート電極に入力されている。
【００１４】次に、図３を参照して図１の実施例の読出
し動作を説明する。前のサイクルの読出し操作が読出し
完了検出回路１６により検出されると、読出し完了信号
ＲＥがプリチャージ制御回路２２へ出力され、プリチャ
ージ制御回路２２はそれを受けてプリチャージ回路２０
のプリチャージ用トランジスタにプリチャージ活性信号
ＰＥを出力する。これによりビットラインへのプリチャ
ージ動作が開始される。アドレス信号が変化すると、Ａ
ＴＤ回路２６からアドレス変化信号ＡＴが出力され、そ
れを受けてプリチャージ制御回路２２はプリチャージト
ランジスタへプリチャージ不活性信号（ＰＥがローレベ
ル）を出力してプリチャージを終了させる。それととも
にプリチャージ制御回路２２からワードライン活性化回
路３０へはワードライン活性化信号ＷＯＥが出力されて
列デコーダ１０からワードライン選択信号ＷＬが出力さ
れ、読出し操作が開始されて一対のビットラインの何れ
かのレベルが変化する。ビットラインのレベルの変化は
読出し完了検出回路１６により検出され、その検出信号
ＲＥによってラッチ回路３４に出力データを保持すると
ともに、プリチャージ制御回路２２はプリチャージ活性
信号ＰＥを活性にしてプリチャージを開始させ、ワード
ライン活性化信号ＷＯＥを不活性にして列デコーダ１０
によるワードラインの選択を不活性にする。
し動作を説明する。前のサイクルの読出し操作が読出し
完了検出回路１６により検出されると、読出し完了信号
ＲＥがプリチャージ制御回路２２へ出力され、プリチャ
ージ制御回路２２はそれを受けてプリチャージ回路２０
のプリチャージ用トランジスタにプリチャージ活性信号
ＰＥを出力する。これによりビットラインへのプリチャ
ージ動作が開始される。アドレス信号が変化すると、Ａ
ＴＤ回路２６からアドレス変化信号ＡＴが出力され、そ
れを受けてプリチャージ制御回路２２はプリチャージト
ランジスタへプリチャージ不活性信号（ＰＥがローレベ
ル）を出力してプリチャージを終了させる。それととも
にプリチャージ制御回路２２からワードライン活性化回
路３０へはワードライン活性化信号ＷＯＥが出力されて
列デコーダ１０からワードライン選択信号ＷＬが出力さ
れ、読出し操作が開始されて一対のビットラインの何れ
かのレベルが変化する。ビットラインのレベルの変化は
読出し完了検出回路１６により検出され、その検出信号
ＲＥによってラッチ回路３４に出力データを保持すると
ともに、プリチャージ制御回路２２はプリチャージ活性
信号ＰＥを活性にしてプリチャージを開始させ、ワード
ライン活性化信号ＷＯＥを不活性にして列デコーダ１０
によるワードラインの選択を不活性にする。
【００１５】これにより、読み出されたデータはラッチ
回路３４が解除されるまで保持され、次のサイクルの読
出し動作のための準備（プリチャージ）が行なわれる。
また、ビットラインのレベルの変化は読出し完了検出回
路１６による検出が行なわれるのに必要なレベルまでで
あるので、ビットラインの振幅が小さく抑えられ、消費
電流が減少する。
回路３４が解除されるまで保持され、次のサイクルの読
出し動作のための準備（プリチャージ）が行なわれる。
また、ビットラインのレベルの変化は読出し完了検出回
路１６による検出が行なわれるのに必要なレベルまでで
あるので、ビットラインの振幅が小さく抑えられ、消費
電流が減少する。
【００１６】図４により書込み動作を説明する。前のサ
イクルの書込み動作が終了すると、書込み完了検出回路
１８から信号ＥＷがプリチャージ制御回路２２へ送ら
れ、それを受けてプリチャージ制御用トランジスタにプ
リチャージ活性信号ＰＥが送られてプリチャージが開始
される。アドレスが変化するとＡＴＤ回路２６からアド
レス変化信号ＡＴが出力され、それがプリチャージ制御
回路２２へ送られ、プリチャージ制御回路２２はプリチ
ャージトランジスタに不活性信号を送ってプリチャージ
を終了させる。プリチャージ制御回路２２からはワード
ライン活性化信号ＷＯＥが出力され、列デコーダ１０に
よるワードラインの選択が行なわれ、データラインに入
力データが送られて書込み動作がなされる。メモリセル
にデータが書き込まれると、書込み完了検出回路１８に
よって書込み完了が検出される。この書込み完了信号Ｅ
Ｗによってワードライン活性化回路３０へワードライン
不活性信号が送られ、プリチャージ回路２０へはプリチ
ャージ活性化信号ＰＥが送られて書込み動作が終了し、
ワードラインが立ち下がり、プリチャージが行なわれて
読出しモードと変わらない状態となる。
イクルの書込み動作が終了すると、書込み完了検出回路
１８から信号ＥＷがプリチャージ制御回路２２へ送ら
れ、それを受けてプリチャージ制御用トランジスタにプ
リチャージ活性信号ＰＥが送られてプリチャージが開始
される。アドレスが変化するとＡＴＤ回路２６からアド
レス変化信号ＡＴが出力され、それがプリチャージ制御
回路２２へ送られ、プリチャージ制御回路２２はプリチ
ャージトランジスタに不活性信号を送ってプリチャージ
を終了させる。プリチャージ制御回路２２からはワード
ライン活性化信号ＷＯＥが出力され、列デコーダ１０に
よるワードラインの選択が行なわれ、データラインに入
力データが送られて書込み動作がなされる。メモリセル
にデータが書き込まれると、書込み完了検出回路１８に
よって書込み完了が検出される。この書込み完了信号Ｅ
Ｗによってワードライン活性化回路３０へワードライン
不活性信号が送られ、プリチャージ回路２０へはプリチ
ャージ活性化信号ＰＥが送られて書込み動作が終了し、
ワードラインが立ち下がり、プリチャージが行なわれて
読出しモードと変わらない状態となる。
【００１７】入力データが変化した場合、ＤＴＤ回路２
８からのデータ変化信号ＤＴがプリチャージ制御回路２
２へ出力され、アドレス信号が変化した場合と同様に、
プリチャージが終了させられ、データ書込みが行なわれ
る。書込みモードでは書込みのサイクルの後半にプリチ
ャージを行なうことによって、書込みモードから読出し
モードに変化しても常に読出し準備（プリチャージ）が
終了しているため、読出しサイクルの最初のプリチャー
ジを削除でき、高速読出しが可能となる。
８からのデータ変化信号ＤＴがプリチャージ制御回路２
２へ出力され、アドレス信号が変化した場合と同様に、
プリチャージが終了させられ、データ書込みが行なわれ
る。書込みモードでは書込みのサイクルの後半にプリチ
ャージを行なうことによって、書込みモードから読出し
モードに変化しても常に読出し準備（プリチャージ）が
終了しているため、読出しサイクルの最初のプリチャー
ジを削除でき、高速読出しが可能となる。
【００１８】図５により図２の書込み完了検出回路の動
作について説明する。ワードラインが活性化されるとダ
ミーワードライン４８は必ず立上り（ＤＷＬ）、ＮＡＮ
Ｄ回路５０の出力ＷＡはそのダミーワードライン４８の
立上りを検出して負のパルスを発生し、Ｔ型フリップフ
ロップ回路６６により書込み中を表す信号ＷＲＡがハイ
レベルとなる。これによりダミービットライン４２がＮ
ＭＯＳトランジスタ６２により立ち下がってＶssレベル
となる。ダミービットライン４４をＶssレベルに下げる
ＭＯＳトランジスタ６０がＰチャネル型であるため、完
全にはＶssレベルとなっていないため、書込み完了検出
セル４６ａが反転してダミービットライン４４はＶcc-
Ｖthとなる。これを受けてＮＡＮＤ回路５４の出力に負
のパルスＢＡが発生し、Ｔ型フリップフロップ回路６６
により信号ＷＲＡがローレベルとなり、書込み完了が検
出される。信号ＷＲＡがローレベルになることにともな
ってＰＭＯＳトランジスタ６０がオンとなってダミービ
ットライン４４がＶssレベルに引き下げられ、ＮＭＯＳ
トランジスタ６２がオフとなり、ＮＭＯＳトランジスタ
８８がオンとなってダミービットライン４２がＶccレベ
ルに引き上げられて書込み完了検出セル４６ａが反転し
て元の状態に戻る。これにより、書込み中に出力信号Ｗ
ＲＡがハイレベルとなり、書込みが終了するとＷＲＡが
ローレベルに戻る。本発明は実施例の構成の限定される
ものではない。
作について説明する。ワードラインが活性化されるとダ
ミーワードライン４８は必ず立上り（ＤＷＬ）、ＮＡＮ
Ｄ回路５０の出力ＷＡはそのダミーワードライン４８の
立上りを検出して負のパルスを発生し、Ｔ型フリップフ
ロップ回路６６により書込み中を表す信号ＷＲＡがハイ
レベルとなる。これによりダミービットライン４２がＮ
ＭＯＳトランジスタ６２により立ち下がってＶssレベル
となる。ダミービットライン４４をＶssレベルに下げる
ＭＯＳトランジスタ６０がＰチャネル型であるため、完
全にはＶssレベルとなっていないため、書込み完了検出
セル４６ａが反転してダミービットライン４４はＶcc-
Ｖthとなる。これを受けてＮＡＮＤ回路５４の出力に負
のパルスＢＡが発生し、Ｔ型フリップフロップ回路６６
により信号ＷＲＡがローレベルとなり、書込み完了が検
出される。信号ＷＲＡがローレベルになることにともな
ってＰＭＯＳトランジスタ６０がオンとなってダミービ
ットライン４４がＶssレベルに引き下げられ、ＮＭＯＳ
トランジスタ６２がオフとなり、ＮＭＯＳトランジスタ
８８がオンとなってダミービットライン４２がＶccレベ
ルに引き上げられて書込み完了検出セル４６ａが反転し
て元の状態に戻る。これにより、書込み中に出力信号Ｗ
ＲＡがハイレベルとなり、書込みが終了するとＷＲＡが
ローレベルに戻る。本発明は実施例の構成の限定される
ものではない。
【００１９】
【発明の効果】本発明では、読出しモードではメモリセ
ルからのデータの読出し完了によりビットラインのプリ
チャージを開始し、書込みモードでメモリセルへのデー
タの書込み完了によりビットラインのプリチャージを開
始するとともに、アドレス変化信号によりプリチャージ
を終了するようにしたので、アクセス時間を短縮するこ
とができるとともに、書込みモードと読出しモードでア
クセス時間の差をなくすことができる。
ルからのデータの読出し完了によりビットラインのプリ
チャージを開始し、書込みモードでメモリセルへのデー
タの書込み完了によりビットラインのプリチャージを開
始するとともに、アドレス変化信号によりプリチャージ
を終了するようにしたので、アクセス時間を短縮するこ
とができるとともに、書込みモードと読出しモードでア
クセス時間の差をなくすことができる。
【図１】一実施例を示すブロック図である。
【図２】同実施例における書込み完了検出回路の一例を
示す回路図である。
示す回路図である。
【図３】同実施例の読出し動作を示すタイミングチャー
トである。
トである。
【図４】同実施例の書込み動作を示すタイミングチャー
トである。
トである。
【図５】図２の書込み完了検出回路の動作を示すタイミ
ングチャートである。
ングチャートである。
２ メモリセル部 １２，１４ ダミーセル部 １６ 読出し完了検出回路 １８ 書込み完了検出回路 ２０ プリチャージ回路 ２２ プリチャージ制御回路 ２６ アドレス変化検出回路 ２８ 入力データ変化検出回路 ３０ ワードライン活性化回路 ４２，４４ ダミービットライン ４６ ダミーセル ４６ａ ダミーセルによる書込み完了検出セル
Claims (2)
- 【請求項１】 複数のアドレス信号に応じた特定のワー
ドラインとプリチャージされた一対のビットラインとの
交差部分に設けられたメモリセルを読み出すスタティッ
クＲＡＭからなる半導体記憶装置において、アドレス信
号の変化を検出するアドレス変化検出回路と、メモリセ
ルからのデータの読出し完了を検出する読出し完了検出
回路と、メモリセルへのデータの書込み完了を検出する
書込み完了検出回路と、前記アドレス変化検出回路によ
るアドレス変化信号によりワードラインを活性化し前記
読出し完了検出回路による読出し完了信号又は前記書込
み完了検出回路による書込み完了信号によりワードライ
ンを非活性化するワードライン活性化回路と、前記読出
し完了検出回路による読出し完了信号又は前記書込み完
了検出回路による書込み完了信号によりビットラインの
プリチャージを開始し、前記アドレス変化検出回路によ
るアドレス変化信号によりプリチャージを終了するプリ
チャージ制御回路と、を備えたことを特徴とする半導体
記憶装置。請求項１に記載の半導体記憶装置。 - 【請求項２】 前記書込み完了検出回路は一対のビット
ラインに接続されているメモリセルと同じ構造の同数の
メモリセルをダミーセルとして一対のダミービットライ
ンに有し、そのダミーセルの１つには書込みレベルを検
出するレベル検出回路を接続し、残りのダミーセルのワ
ードラインを立ち上がらないように固定するとともに、
前記レベル検出回路の検出レベルにより書込み完了を検
出するものである請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232785A JPH0660663A (ja) | 1992-08-07 | 1992-08-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232785A JPH0660663A (ja) | 1992-08-07 | 1992-08-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660663A true JPH0660663A (ja) | 1994-03-04 |
Family
ID=16944708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232785A Pending JPH0660663A (ja) | 1992-08-07 | 1992-08-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147977A (ja) * | 1994-11-24 | 1996-06-07 | Lg Semicon Co Ltd | 半導体メモリ装置 |
| JP2008276822A (ja) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012160257A (ja) * | 2012-05-30 | 2012-08-23 | Renesas Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-08-07 JP JP4232785A patent/JPH0660663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147977A (ja) * | 1994-11-24 | 1996-06-07 | Lg Semicon Co Ltd | 半導体メモリ装置 |
| JP2008276822A (ja) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体記憶装置 |
| JP2012160257A (ja) * | 2012-05-30 | 2012-08-23 | Renesas Electronics Corp | 半導体記憶装置 |
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