JPS62202398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62202398A JPS62202398A JP61043084A JP4308486A JPS62202398A JP S62202398 A JPS62202398 A JP S62202398A JP 61043084 A JP61043084 A JP 61043084A JP 4308486 A JP4308486 A JP 4308486A JP S62202398 A JPS62202398 A JP S62202398A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
１トランジスタ、ｌキャパシタ型のメモリセルを有する
半導体記憶装置において、ワード線の先端がビ・ノド線
充電電圧とセルのトランジスタのしきい値ｖｔｈの和以
上になったことを検出する回路を付け、メモリ動作の高
速化を図る。
半導体記憶装置において、ワード線の先端がビ・ノド線
充電電圧とセルのトランジスタのしきい値ｖｔｈの和以
上になったことを検出する回路を付け、メモリ動作の高
速化を図る。
本発明は半導体記憶装置に係り、特に１トランジスタ、
１キヤパシタ型のメモリセルを用いた半導体記憶装置の
改良に関する。
１キヤパシタ型のメモリセルを用いた半導体記憶装置の
改良に関する。
は折り返しビット線構成のセル領域を表してあり、セン
スアンプＳＡに対して、ビット線ＢＬ、ＢＬバーが折返
されている。そして、それと直交してワード線ＷＬが走
っており、ワード線ＷＬとの交点一つおきにメモリセル
ＣＥが設けられている。情報はメモリセルのＭＯＳキャ
パシタＣにおける電荷の有無が対応する。このメモリセ
ルは回路的には増幅の機能がなく、ＭＯＳトランジスタ
ＴＲは単にゲートの役目をしているだけである。メモリ
セルの動作として、情報の読出し等は、ワード線ＷＬを
選択することにより行なわれる。ビット線ＢＬ、ＢＬバ
ーはクロックφＰによりプリチャージトランジスタＰＴ
を導通して予めプリチャージされており、ワード線を選
択するとそれに接続するメモリセルの電荷の蓄積状態に
よりビット線の電位が変化する。この選択時のビット線
の電圧変化をセンスアンプで増幅して情報を読出す。
スアンプＳＡに対して、ビット線ＢＬ、ＢＬバーが折返
されている。そして、それと直交してワード線ＷＬが走
っており、ワード線ＷＬとの交点一つおきにメモリセル
ＣＥが設けられている。情報はメモリセルのＭＯＳキャ
パシタＣにおける電荷の有無が対応する。このメモリセ
ルは回路的には増幅の機能がなく、ＭＯＳトランジスタ
ＴＲは単にゲートの役目をしているだけである。メモリ
セルの動作として、情報の読出し等は、ワード線ＷＬを
選択することにより行なわれる。ビット線ＢＬ、ＢＬバ
ーはクロックφＰによりプリチャージトランジスタＰＴ
を導通して予めプリチャージされており、ワード線を選
択するとそれに接続するメモリセルの電荷の蓄積状態に
よりビット線の電位が変化する。この選択時のビット線
の電圧変化をセンスアンプで増幅して情報を読出す。
情報の書込みは、ワード線を選択すると同時にビット線
に情報を与えて行なう。リフレッシュの時はワード線を
選択し、読出し動作を行なうことにより行なわれる。
に情報を与えて行なう。リフレッシュの時はワード線を
選択し、読出し動作を行なうことにより行なわれる。
このような１トランジスタ、１キヤパシタ型メモリセル
アレイにおいて、ビット線ＢＬを約１／２ＶＣＣにプリ
チャージした場合、ワード線を１／２ＶＣＣ＋νｔｈ以
上にして初めて、セルトランジスタが“ＯＮ”となり、
セル側からビット線に電荷が流れ出し、メモリセルに記
憶された“１”のデータがビット線ＢＬに伝達される（
第８図（Ｂ）参照）。その後、センスアンプＳＡを動作
させてビット線ＢＬ、ＢＬバーの僅かな電位差を増幅す
る。
アレイにおいて、ビット線ＢＬを約１／２ＶＣＣにプリ
チャージした場合、ワード線を１／２ＶＣＣ＋νｔｈ以
上にして初めて、セルトランジスタが“ＯＮ”となり、
セル側からビット線に電荷が流れ出し、メモリセルに記
憶された“１”のデータがビット線ＢＬに伝達される（
第８図（Ｂ）参照）。その後、センスアンプＳＡを動作
させてビット線ＢＬ、ＢＬバーの僅かな電位差を増幅す
る。
ワード線ＷＬは一般に電気抵抗が小さなアルミニウムで
形成される。しかし、メモリセルアレイの集積度を大き
くするにつれて、ワード線の配線幅が細くなり、その配
線も長くならざるを得す配線抵抗が大きくなる。或いは
、ワード線をＡ１配線と比較して抵抗の高いポリシリコ
ン等で形成するとさらに抵抗が大きくなる。しかも配線
抵抗は半導体記憶装置の製造プロセス等によってバラツ
キが生じる。そのため、この配線抵抗のバラツキ等を考
慮し、センスアンプＳＡの動作開始（センスアンプ動作
信号φＬ）を十分遅くしておく必要があり、それだけ読
出しスピードが遅れることになる。このタイミングの余
裕をとるための従来の回路を第９図に示している。その
回路動作を以下に第１０図の波形図とともに説明する。
形成される。しかし、メモリセルアレイの集積度を大き
くするにつれて、ワード線の配線幅が細くなり、その配
線も長くならざるを得す配線抵抗が大きくなる。或いは
、ワード線をＡ１配線と比較して抵抗の高いポリシリコ
ン等で形成するとさらに抵抗が大きくなる。しかも配線
抵抗は半導体記憶装置の製造プロセス等によってバラツ
キが生じる。そのため、この配線抵抗のバラツキ等を考
慮し、センスアンプＳＡの動作開始（センスアンプ動作
信号φＬ）を十分遅くしておく必要があり、それだけ読
出しスピードが遅れることになる。このタイミングの余
裕をとるための従来の回路を第９図に示している。その
回路動作を以下に第１０図の波形図とともに説明する。
リセット中プリチャージ信号φＰによってビット線ＢＬ
を１／２ＶＣＣのレベルにチャージアップしておき、選
択信号が入ると先ずプリチャージ信号φＰが落ちる。次
に選択されたワード線孔の電位が上がるが（時刻ｔｏ）
、この時デコーダの近くのワード線孔は速く電位が上昇
するが、ワード線には分布定数的に抵抗が入っているか
ら、デコーダから遠くのワード線孔０の電位の上昇は遅
くなる。前記のようにワード線の電位がメモリセルのワ
ードトランスファーゲートのトランジスタＴＲのしきい
値Ｖｔｈ＋１／２ＶＣＣより高くなった時（時刻ｔｌ）
に初めてセルから情報が出てくる。その時トランジスタ
ＴＲがＯＮＬ、て第７図の回路のメモリセルの蓄積ノー
ドＮ１に蓄積された電荷がビット線に流出する。それに
よりビット線ＢＬも若干上昇する。このようになったら
、センスアンプの動作信号φしが上がり（時刻ｔ２）、
センスアンプＳＡのフリップフロップで増幅される。
を１／２ＶＣＣのレベルにチャージアップしておき、選
択信号が入ると先ずプリチャージ信号φＰが落ちる。次
に選択されたワード線孔の電位が上がるが（時刻ｔｏ）
、この時デコーダの近くのワード線孔は速く電位が上昇
するが、ワード線には分布定数的に抵抗が入っているか
ら、デコーダから遠くのワード線孔０の電位の上昇は遅
くなる。前記のようにワード線の電位がメモリセルのワ
ードトランスファーゲートのトランジスタＴＲのしきい
値Ｖｔｈ＋１／２ＶＣＣより高くなった時（時刻ｔｌ）
に初めてセルから情報が出てくる。その時トランジスタ
ＴＲがＯＮＬ、て第７図の回路のメモリセルの蓄積ノー
ドＮ１に蓄積された電荷がビット線に流出する。それに
よりビット線ＢＬも若干上昇する。このようになったら
、センスアンプの動作信号φしが上がり（時刻ｔ２）、
センスアンプＳＡのフリップフロップで増幅される。
以上においてｔＯ−ｔｌの間隔はワード線の抵抗の大き
さで色々変り、メモリセルからビット線ＢＬに情報がで
てくる時間が変ることになる。したがって、プロセスバ
ラツキ等によるワード線の抵抗のらせなければいけない
。
さで色々変り、メモリセルからビット線ＢＬに情報がで
てくる時間が変ることになる。したがって、プロセスバ
ラツキ等によるワード線の抵抗のらせなければいけない
。
第９゛図にこのｔＯ−ｔ２のセンスアンプのタイミング
時間をどれだけとるかを決める回路が示されている。第
９図において、ワード線選択信号φ札が入力する抵抗Ｒ
ｄとＣｄの時定数を適当に調節することにより、ｔＯ〜
ｔ２の時間の余裕を決定することができる。なお、破線
で示すのは駆動能力を増幅するためのダイナミックな増
幅回路であり、トランジスタＱｌｌ〜Ｑ ２１で構成さ
れており、その出力φＬがセンスアンプＳＡに供給され
る。
時間をどれだけとるかを決める回路が示されている。第
９図において、ワード線選択信号φ札が入力する抵抗Ｒ
ｄとＣｄの時定数を適当に調節することにより、ｔＯ〜
ｔ２の時間の余裕を決定することができる。なお、破線
で示すのは駆動能力を増幅するためのダイナミックな増
幅回路であり、トランジスタＱｌｌ〜Ｑ ２１で構成さ
れており、その出力φＬがセンスアンプＳＡに供給され
る。
上記のように、１トランジスタ、１キヤパシタ型のメモ
リセルではセンスアンプの動作開始のタイミングをワー
ド線の信号の伝達遅れを考慮して遅くすることが必要で
あるが、従来の半導体記憶装置においては、単にＣ−Ｒ
回路の時定数で遅延時間を決定していた。このような従
来のタイミング回路ではタイミング時間をデコーダより
最も遠いワード線が１／２ＶＣＣ＋Ｖｔｈを越える時間
に正確に設定することが困難である。それ故、従来のタ
イミング回路を用いた場合十分な遅れをとる必要があり
、それだけメモリ動作が遅くなるという欠点があった。
リセルではセンスアンプの動作開始のタイミングをワー
ド線の信号の伝達遅れを考慮して遅くすることが必要で
あるが、従来の半導体記憶装置においては、単にＣ−Ｒ
回路の時定数で遅延時間を決定していた。このような従
来のタイミング回路ではタイミング時間をデコーダより
最も遠いワード線が１／２ＶＣＣ＋Ｖｔｈを越える時間
に正確に設定することが困難である。それ故、従来のタ
イミング回路を用いた場合十分な遅れをとる必要があり
、それだけメモリ動作が遅くなるという欠点があった。
本発明においては、１トランジスタ、１キヤパシタ型の
メモリセルを用いた半導体記憶装置において、ワード線
の電圧を検出回路を設けることにより、ワード線の最も
遠い点の電圧がビット線のプリチャージ電圧とメモリセ
ルのワードトランスファーゲートのトランジスタのしき
い値ｖｔｈを越えたことを検出し、その検出信号により
センスアンプを駆動するようにする。該検出回路は、ワ
ード線のデコーダから最も遠い箇所に接続するか、或い
はデコーダ出力にワード線の信号伝達遅れを持たせて、
その電圧を検出するようにする。
メモリセルを用いた半導体記憶装置において、ワード線
の電圧を検出回路を設けることにより、ワード線の最も
遠い点の電圧がビット線のプリチャージ電圧とメモリセ
ルのワードトランスファーゲートのトランジスタのしき
い値ｖｔｈを越えたことを検出し、その検出信号により
センスアンプを駆動するようにする。該検出回路は、ワ
ード線のデコーダから最も遠い箇所に接続するか、或い
はデコーダ出力にワード線の信号伝達遅れを持たせて、
その電圧を検出するようにする。
上記において、ワード線電圧の検出回路がワード線がプ
リチャージ電圧以上になったことを検出しその検出信号
によりセンスアンプを直に駆動するようにしたので、従
来のようにセンスアンプの駆動遅れを余分にとる必要が
なく、メモリ動作を速く出来る。
リチャージ電圧以上になったことを検出しその検出信号
によりセンスアンプを直に駆動するようにしたので、従
来のようにセンスアンプの駆動遅れを余分にとる必要が
なく、メモリ動作を速く出来る。
第１図に本発明の実施例を示しており、Ｑｌ。
Ｑ２はビット線プリチャージ用のトランジスタであり、
プリチャージ信号φＰによりＯＮ、ＯＦＦする。Ｑ３は
メモリセルＣＥのワードトランスファーゲートのトラン
ジスタであり、ＣはＭＯＳキャパシタである。該メモリ
セルＣＥはワード線ＷＬとビット線ＢＬ、ＢＬバーとの
交点に一つおきに設けられている。ビット線ＢＬとＢＬ
バーの先端にはフリップフロップのトランジスタＱ４．
Ｑ５を有するセンスアンプＳＡが設けられている。
プリチャージ信号φＰによりＯＮ、ＯＦＦする。Ｑ３は
メモリセルＣＥのワードトランスファーゲートのトラン
ジスタであり、ＣはＭＯＳキャパシタである。該メモリ
セルＣＥはワード線ＷＬとビット線ＢＬ、ＢＬバーとの
交点に一つおきに設けられている。ビット線ＢＬとＢＬ
バーの先端にはフリップフロップのトランジスタＱ４．
Ｑ５を有するセンスアンプＳＡが設けられている。
該センスアンプＳＡはタイミング回路ＴＣの出力信号φ
ＬによりトランジスタＱ６がＯＮＬで活性化する。この
タイミング回路ＴＣの入力はワードデコーダを駆動する
φ札が入力される。
ＬによりトランジスタＱ６がＯＮＬで活性化する。この
タイミング回路ＴＣの入力はワードデコーダを駆動する
φ札が入力される。
第２図に、本実施例に用いるタイミング回路ＴＣの回路
図を示しである。この回路はトランジスタＱ２１〜Ｑ
２９とワードデコーダの出力信号φ−りに接続される入
力の抵抗Ｒ２１と容量Ｃ２１の時定数回路を有している
。
図を示しである。この回路はトランジスタＱ２１〜Ｑ
２９とワードデコーダの出力信号φ−りに接続される入
力の抵抗Ｒ２１と容量Ｃ２１の時定数回路を有している
。
第２図の回路において、ワードデコーダの出力信号φ札
の一つにつないでいる抵抗Ｒ２１と容１ｃ２１がワード
線−りの遅れとなるようにセットする。
の一つにつないでいる抵抗Ｒ２１と容１ｃ２１がワード
線−りの遅れとなるようにセットする。
トランジスタＱ２２のゲートに時定数回路の出力ノード
Ｎ１が接続している。このノードＮｌはワード線孔の一
番遠い所の電位と同じである。トランジスタＱ２２のソ
ースは１／２ＶＣＣに接続している。
Ｎ１が接続している。このノードＮｌはワード線孔の一
番遠い所の電位と同じである。トランジスタＱ２２のソ
ースは１／２ＶＣＣに接続している。
リセント期間中はリセット信号φＲによってノードＮ２
． Ｎ３を電源レベル■ＣＣまでチャージアンプする。
． Ｎ３を電源レベル■ＣＣまでチャージアンプする。
トランジスタＱ２６ 、Ｑ２７がＯＮＬ、ノードＮ４も
電源レベルまで上昇する。ワード線−りが上昇してきて
も、１／２ＶＣＣを越えるまでは、トランジスタロ２２
はＯＦＦであるからノードＮ２は高いレベルにある。従
って、トランジスタＱ２６はＯＮＬ、ておりトランジス
タＱ２６ 、Ｑ２７ 、Ｑ２５を通してノードＮ４に大
きな電流が流れている。このためノードＮ１が上がって
も、このトランジスタＱ２６ 、Ｑ２７． Ｑ２５を経
由して流れる電流のためノードＮ４は高いレベルにある
。Ｎ４はトランジスタＱ２４のソース電位であるから、
この間ノードＮ１が上がってもトランジスタＱ２４はカ
ットオフ状態にある。多少ノードＮ４が落ちてきても、
トランジスタＱ２４がカットオフ状態でノードＮ３はま
だ高いレベルにある。ノードＮ１が１／２ｖＣＣ＋ｖｔ
ｈテトランジスタＱ２２がＯＮＬ、ノードＮ２が１／２
ＶＣＣに低下する。トランジスタ０２６の電流が減少し
、・′−１・Ｎ４の電位が低下する。
電源レベルまで上昇する。ワード線−りが上昇してきて
も、１／２ＶＣＣを越えるまでは、トランジスタロ２２
はＯＦＦであるからノードＮ２は高いレベルにある。従
って、トランジスタＱ２６はＯＮＬ、ておりトランジス
タＱ２６ 、Ｑ２７ 、Ｑ２５を通してノードＮ４に大
きな電流が流れている。このためノードＮ１が上がって
も、このトランジスタＱ２６ 、Ｑ２７． Ｑ２５を経
由して流れる電流のためノードＮ４は高いレベルにある
。Ｎ４はトランジスタＱ２４のソース電位であるから、
この間ノードＮ１が上がってもトランジスタＱ２４はカ
ットオフ状態にある。多少ノードＮ４が落ちてきても、
トランジスタＱ２４がカットオフ状態でノードＮ３はま
だ高いレベルにある。ノードＮ１が１／２ｖＣＣ＋ｖｔ
ｈテトランジスタＱ２２がＯＮＬ、ノードＮ２が１／２
ＶＣＣに低下する。トランジスタ０２６の電流が減少し
、・′−１・Ｎ４の電位が低下する。
ノードＮ４が落ちるとトランジスタ０２４がＯＮＬ、ト
ランジスタＱ２４ 、 Ｑ ２５に電流が流れ、ノード
Ｎ３がＬ″になる。するとゲートがノードＮ３に接続す
るトランジスタロ２９がＯＦＦとなり検出回路の出力φ
Ｌは検出信号“Ｈ”を出力する。以上のタイミング図を
第３図に示している。
ランジスタＱ２４ 、 Ｑ ２５に電流が流れ、ノード
Ｎ３がＬ″になる。するとゲートがノードＮ３に接続す
るトランジスタロ２９がＯＦＦとなり検出回路の出力φ
Ｌは検出信号“Ｈ”を出力する。以上のタイミング図を
第３図に示している。
第４図に他の本発明の実施例の他のタイミング回路ＴＣ
を示している。第４図において時定数回路は第２図と同
様である。この回路はｐ−ｃｈＭ ＯＳ トランジスタ
Ｑ３１ 、Ｑ３３と、ｎ−ｃｈＭｏＳトランジスタＱ３
２ 、Ｑ３４を有する。第５図の波形図とともに第４図
の回路の動作を説明する。
を示している。第４図において時定数回路は第２図と同
様である。この回路はｐ−ｃｈＭ ＯＳ トランジスタ
Ｑ３１ 、Ｑ３３と、ｎ−ｃｈＭｏＳトランジスタＱ３
２ 、Ｑ３４を有する。第５図の波形図とともに第４図
の回路の動作を説明する。
トランジスタＱ３１のゲート信号φＲＯが準備状態では
ＶＳＳであり、出力のトランジスタＱ３４のゲートのφ
Ｒ１がｖＣＣになっている。トランジスタＱ３１はＯＮ
Ｌ、ており、ノードＮ２はｖＣＣに上昇する。検出回路
の出力のφＬは“Ｌ”即ち、ＶＳＳにリセットされてい
る。
ＶＳＳであり、出力のトランジスタＱ３４のゲートのφ
Ｒ１がｖＣＣになっている。トランジスタＱ３１はＯＮ
Ｌ、ており、ノードＮ２はｖＣＣに上昇する。検出回路
の出力のφＬは“Ｌ”即ち、ＶＳＳにリセットされてい
る。
動作状態に入ると、φＲ１がＶＳＳ、φＲＯがＶＣＣに
なる。ワード線孔が上昇して、入力の時定数回路のＲ３
１Ｃ３１によって、ノードＮ１が遅れて上がり、１／２
ＶＣＣを越すと、トランジスタＱ３２がＯＮ、ノードＮ
２がＶＣＣから１／２ｖＣＣに落ちる。ｐ−ｃｈ）ラン
ジスタ（７） Ｑ３３がＯＮ （Ｖ ＣＣ−Ｖ ｔｈテ
ＯＮする）し、この時φＲ１はＶＳＳでトランジスタ０
３４はＯＦＦだからφしが上昇し、センスアンプを動作
させる。
なる。ワード線孔が上昇して、入力の時定数回路のＲ３
１Ｃ３１によって、ノードＮ１が遅れて上がり、１／２
ＶＣＣを越すと、トランジスタＱ３２がＯＮ、ノードＮ
２がＶＣＣから１／２ｖＣＣに落ちる。ｐ−ｃｈ）ラン
ジスタ（７） Ｑ３３がＯＮ （Ｖ ＣＣ−Ｖ ｔｈテ
ＯＮする）し、この時φＲ１はＶＳＳでトランジスタ０
３４はＯＦＦだからφしが上昇し、センスアンプを動作
させる。
次に、更に他の実施例として、上記のようにデコーダの
出力φ札にタイミング回路を接続するのではなく、ワー
ド線の一つのデコーダから最も遠い先端に検出回路ＴＣ
を設ける例を第６図に示す。
出力φ札にタイミング回路を接続するのではなく、ワー
ド線の一つのデコーダから最も遠い先端に検出回路ＴＣ
を設ける例を第６図に示す。
第６図において、タイミング回路は入力に時定数回路を
設けることなく、ｎ−ｃｈ トランジスタＱ６１のゲー
トに直接ワード線孔を接続しており、トランジスタＱ６
１のソースはビット線プリチャージ電圧ＶＢＣ＝１／２
ＶＣＣに舒接続している。第７図の波形図とともに説明
すると、ワード線ＷＬの先端が１ ／ ２ Ｖ ＣＣ＋
Ｖ ｔｈより高くなるとトランジスタＱ６１がＯＮＬ
、ノードＮ１が１／２ＶＣＣに低下し、ノードＮ２がｖ
ｓｓ−＋ｖｃｃと急速に変化するので、ノードＮ２の信
号φＬによりセンスアンプＳＡを駆動することができる
。なお、第６図のタイミング回路ＴＣに前記の第２図ま
たは第４図の回路の時定数回路を除去した回路を用いる
ことができる。
設けることなく、ｎ−ｃｈ トランジスタＱ６１のゲー
トに直接ワード線孔を接続しており、トランジスタＱ６
１のソースはビット線プリチャージ電圧ＶＢＣ＝１／２
ＶＣＣに舒接続している。第７図の波形図とともに説明
すると、ワード線ＷＬの先端が１ ／ ２ Ｖ ＣＣ＋
Ｖ ｔｈより高くなるとトランジスタＱ６１がＯＮＬ
、ノードＮ１が１／２ＶＣＣに低下し、ノードＮ２がｖ
ｓｓ−＋ｖｃｃと急速に変化するので、ノードＮ２の信
号φＬによりセンスアンプＳＡを駆動することができる
。なお、第６図のタイミング回路ＴＣに前記の第２図ま
たは第４図の回路の時定数回路を除去した回路を用いる
ことができる。
以上のように、本発明によれば、ワード線の電位を検出
して、その検出信号によりセンスアンプを動作させるの
で、ワード線の配線抵抗によるワード線の信号の伝達バ
ラツキやその化プロセス上のバラツキを考慮して余裕を
とる必要がなくメモリスピードが向上する。
して、その検出信号によりセンスアンプを動作させるの
で、ワード線の配線抵抗によるワード線の信号の伝達バ
ラツキやその化プロセス上のバラツキを考慮して余裕を
とる必要がなくメモリスピードが向上する。
第１図は本発明の半導体記憶装置の実施例の構成図、第
２図は第１図に用いるタイミング回路の回路図、第３図
は第２図の回路のタイミング波形を示す図、第４図は本
発明の他の実施例のタイミング回路を示す回路図、第５
図は第４図の回路のタイミング波形図、第６図は本発明
の更に他の実施例の回路図、第７図は第６図の回路のタ
イミング波形図、第８図（Ａ）（Ｂ）はそれぞれ従来例
の回路図及び波形図、第９図は従来例のタイミング回路
図、第１０図は従来例の波形図である。 吋、Ｑ２・・・ビット線プリチャージ用のトランジスタ Ｑ３ ・・・メモリセルのワードトランスファーゲ
ートのトランジスタ Ｑ４．Ｑ５ ・・・フリップフロップを構成するトラン
ジスタ Ｑ６ ・・・センスアンプの活性化用トランジスタ φＰ ・・・プリチャージ信号 φし ・・・検出回路の出力（センスアンプＳＡの動作
信号） ＣＢ ・・・メモリセル ＴＣ・・・タイミング回路
２図は第１図に用いるタイミング回路の回路図、第３図
は第２図の回路のタイミング波形を示す図、第４図は本
発明の他の実施例のタイミング回路を示す回路図、第５
図は第４図の回路のタイミング波形図、第６図は本発明
の更に他の実施例の回路図、第７図は第６図の回路のタ
イミング波形図、第８図（Ａ）（Ｂ）はそれぞれ従来例
の回路図及び波形図、第９図は従来例のタイミング回路
図、第１０図は従来例の波形図である。 吋、Ｑ２・・・ビット線プリチャージ用のトランジスタ Ｑ３ ・・・メモリセルのワードトランスファーゲ
ートのトランジスタ Ｑ４．Ｑ５ ・・・フリップフロップを構成するトラン
ジスタ Ｑ６ ・・・センスアンプの活性化用トランジスタ φＰ ・・・プリチャージ信号 φし ・・・検出回路の出力（センスアンプＳＡの動作
信号） ＣＢ ・・・メモリセル ＴＣ・・・タイミング回路
Claims (3)
- （１）１トランジスタ、１キャパシタ型のメモリセルを
有する半導体記憶装置において、デコーダから最も遠い
ワード線の電圧がビット線充電電圧とセルのトランジス
タのしきい値（Ｖｔｈ）の和以上になったことを検知す
る検出回路を設け、該回路の検出信号によりセンスアン
プを駆動することを特徴とする半導体記憶装置。 - （２）前記検出回路は入力に、デコーダから最も遠いワ
ード線の信号遅れになるように設定した遅延回路を持ち
、ワードデコーダの出力にその入力を接続してなること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - （３）前記検出回路をワード線のデコーダから最も遠い
箇所に接続してなることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043084A JPS62202398A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
| US07/018,559 US4807193A (en) | 1986-02-28 | 1987-02-25 | Semiconductor memory device with a detection circuit to detect word line potential |
| EP87301749A EP0240156A3 (en) | 1986-02-28 | 1987-02-27 | Semiconductor memory device |
| KR1019870001759A KR910002500B1 (ko) | 1986-02-28 | 1987-02-28 | 감지동작 타이밍 검출회로를 구비한 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043084A JPS62202398A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202398A true JPS62202398A (ja) | 1987-09-07 |
Family
ID=12653970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043084A Pending JPS62202398A (ja) | 1986-02-28 | 1986-02-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807193A (ja) |
| EP (1) | EP0240156A3 (ja) |
| JP (1) | JPS62202398A (ja) |
| KR (1) | KR910002500B1 (ja) |
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|---|---|---|---|---|
| US4875191A (en) * | 1988-07-21 | 1989-10-17 | Intel Corporation | Integrated read and programming row driver |
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1986
- 1986-02-28 JP JP61043084A patent/JPS62202398A/ja active Pending
-
1987
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- 1987-02-27 EP EP87301749A patent/EP0240156A3/en not_active Withdrawn
- 1987-02-28 KR KR1019870001759A patent/KR910002500B1/ko not_active IP Right Cessation
Patent Citations (1)
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Also Published As
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| EP0240156A3 (en) | 1990-03-21 |
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| US4807193A (en) | 1989-02-21 |
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| KR910002500B1 (ko) | 1991-04-23 |
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