KR930010938B1 - 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 - Google Patents

동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 Download PDF

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KR930010938B1 KR1019900006249A KR900006249A KR930010938B1 KR 930010938 B1 KR930010938 B1 KR 930010938B1 KR 1019900006249 A KR1019900006249 A KR 1019900006249A KR 900006249 A KR900006249 A KR 900006249A KR 930010938 B1 KR930010938 B1 KR 930010938B1
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Abstract

내용 없음.

Description

동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 .랜덤. 액세스.메모리
제1도는 이 발명의 한 실시예인 DRAM의 요부의 구성을 개략적으로 표시하는 도면.
제2도는 제1도에 표시하는 센스앰프 구동회로의 구체적 구성의 한 예를 표시하는 도면.
제3도는 제1도에 표시하는 센스앰프 구동회로의 구체적구성의 다른 예를 표시하는 도면.
제4도는 센스앰프의 동작 속도를 지연시킨 경우에 있어서 센스앰프 구동신호의 전위변화를 개략적으로 표시하는 도면.
제5도는 동작모드에 응하여 전원 전압의 정격치 및 센스앰프의 동작 속도 및/또는 동작 타이밍을 다르게 한때의 제어신호(센스앰프 활성화 타이밍/속도규정신)와 전원 전압과의 관계를 표시하는 도면.
제6도는 제5도에 표시하는 답사 파형을 실현하기 위한 회로구성을 개략적으로 표시하는 도면.
제7도는 제6도에 표시하는 전환신호 발생회로의 구체적 구성의 한예를 표시하는 도면.
제8도는 제6도에 표시하는 타이밍 검출회로의 구체적 구성의 한 예를 표시하는 도면.
제9도 및 제10도는 제8도에 표시하는 타이밍 검출회로의 동작을 표시하는 신호파형도이며,
제9도는 통상 동작시(전원 전압이 5V)의 경우의 동작파형도이며, 제10도는 저 전원 전압시에 있어서 동작을 표시하는 신호파형도.
제11도는 이 발명의 다른 실시예인 DRAM의 전체의 구성을 개략적으로 표시하는 도면.
제12도는 종래의 DRAM의 전체의 구성을 개략적으로 표시하는 도면.
제13도의 종래의 DRAM의 메모리셀어레이부 및 그것에 관련한 회로의 구성을 개략적으로 표시하는 도면.
제14도의 1쌍의 비트선과 그것에 관련하는 센스앰프 및 센스앰프 구동회로의 구성을 구체적으로 표시하는 도면.
제15도는 제14도에 표시하는 회로구성의 동작을 표시하는 신호파형도.
제16도는 제14도에 표시하는 회로구성의 동작에 있어서 메모리 셀데이타 판독시에 있어서 동작파형을 확대하여 상세하게 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
17 : 센스앰프 구동신호선
25, 25' : 센스앰프 활성화용의 MOS트랜지스터
50 : 센스앰프 120 : 전환신호 발생회로
130 : 타이밍 검출회로 200 : 센스동작 속도 규정 회로
210 : 센스앰프 구동회로 PA : 전원용 패드
300 : 전원 전압 검출회로 CH : 반도체 칩
MA : 메모리 셀어레이 SA : 센스앰프
또한, 도중 동일부호는 동일 또는 상당부분을 표시
이 발명은 다이나믹·랜덤·액세스·메모리에 관하고, 특히, 동작 전원 전압의 정격치가 저감되어도 용이하게 대처할 수 있는 다이나믹·랜덤·액세스·메모리에 관한다. 근년 여러가지 분야에서 반도체 메모리가 일반적으로 사용되고 있다.
이와같은 반도체 메모리의 1개에 다이나믹·랜덤·액세스·메모리(이하, DRAM이라 칭함)와 불리우는 반도체 메모리가 있다. 우선 종래로부터 사용되고 있는 DRAM의 구성 및 동작에 관하여 설명한다. 제12도에 종래로부터 사용되고 있는 DRAM의 판독부의 전체의 개략구성의 한 예를 표시.
제12도를 참조하여 DRAM은, 정보를 기억하는 메모리셀이 행 및 열로 이루어지는 매트릭스 상에 배열된 메모리 셀 어레이(MA)와, 외부로부터 부여되는 외부 어드레스에 응답하여 내부 어드레스를 발생하는 어드레스 버퍼(AB)와, 어드레스 버퍼(AB)로 부터 내부행 어드레스를 받아, 메모리 셀어레이(MA)중의 대응의 행을 선택하는 X디코더(ADX)와 어드레스 버퍼(AB)로부터 내부열 어드레스를 받아, 메모리 셀어레이(MA)의 대응의 열을 선택하는 Y디코더(ADY)와를 포함한다.
어드레스 버퍼(AB)는, 메모리 셀어레이(MA)의 행을 지정하는 행 어드레스와 메모리 셀어레이(MA)의 열을 지정하는 열 어드레스와를 시분할적으로 받아, 각각 소정의 타이밍에서 내부행 어드레스 및 내부열 어드레스를 발생하고, X디코더(ADX) 및 Y디코더(ADY)에 각각 부여 외부 어드레스에 의하여 지정되는 메모리셀의 데이타를 판독하기 위하여, X디코더(ADX)로 부터의 행 어드레스 디코더 신호에 의하여 선택된 행에 접속되는 메모리 셀의 데이타를 검지하고 증폭하는 센스 앰프와, Y디코더(ADY)로부터의 열 어드레스 디코더 신호에 응답하여, 선택된 1행의 메모리 셀 중 대응의 열에 접속되는 메모리 셀의 데이타를 출력 버퍼(OB)에 전달하는 입출력인터페이스(I/O)와, 입출력 인터페이스(I/O)를 사이에 두고 전달된 메모리 셀 데이타를 DRAM의 외부에 전달하는 출력 버퍼(OB)와를 포함한다. 여기에서 제12도에 있어서는, 센스 앰프와 입출력 인터페이스(I/O)가 1개의 블록(SI)에서 표시.
출력버퍼(OB)는, 블록(SI)으로 부터 전달된 판독 데이타를 받아서 대응의 출력 데이터(Dout)에 변환하여 출력한다. DRAM의 각종 동작 타이밍을 제어하기 위한 제어신호를 발생하기 위하여, 제어신호 발생계 주변회로(CG)가 설치, 제어 신호 발생계 주변회로(CG)는, 후에 상술하는, 프리챠지 전위(V8), 워드선 구동 신호(Rn), 이퀼라이즈 신호(ΦE), 프리챠지 신호(ΦP), 센스 앰프 활성화 신호(ΦS)등을 발생한다.
DRAM에 동작 전원 전압을 인가하기 위하여 패드(PA)가 설치된다. 패드(PA)는 외부 전원단자에 접속되고, 외부로부터 인가되는 동작전원 전압(Vcc)을 받아 내부 동작 전원 전압(Vcc)을 전달한다.
또한 반도체 칩(CH)상에는, DRAM과 외부장치와의 접속을 부여하기 위하여 칩(CH)주변에 복수의 본딩패드가 설치되어 있으나, 제12도에 있어서는 전원용 패드(PA)만이 대표적으로 표시된다. 제12도에 표시되는 메모리 셀 어레이 및 그것에 관련한 회로의 개략구성을 제13도에 표시한다.
제13도를 참조하여, 메모리 셀 어레이(MA)는, 각각이 메모리 셀 어레이(MA)의 1행을 선택하는 워드선(WL1,WL2,…WLn)과 각각이 메모리 셀 어레이(MA)의 1열의 메모리 셀을 선택하는 비트선대(BLO,
Figure kpo00001
, BL1,
Figure kpo00002
…BLm,
Figure kpo00003
)를 포함한다.
비트선(BL0,
Figure kpo00004
,…BLm,
Figure kpo00005
)은 반환 비트선을 구성하고, 2개의 비트선이 1개의 비트선대를 구성한다.
즉 비트선(BL0,
Figure kpo00006
)이 1쌍의 비트선대를 형성하고, 비트선(BL1,
Figure kpo00007
)이 1쌍의 비트선대를 구성한다.
이하 마찬가지로하여, 비트선(BLm,
Figure kpo00008
)이 비트선대를 구성한다. 정보를 기억하는 메모리셀(1)은, 비트선(BL0,
Figure kpo00009
,…BLm,
Figure kpo00010
)의 각각과 1개 걸러의 워드선과의 교점에 설치된다. 즉, 각 비트선대에 있어서는, 1개의 워드선과 1쌍의 비트선의 어느 것인가의 비트선과의 교점에 메모리 셀(1)이 접속된다.
비트선대(BL0,
Figure kpo00011
,…BLm,
Figure kpo00012
)의 각각에는, DRAM의 스탠 바이시에 각 비트선의 전위를 평형화하고, 아울러 소정의 전위(V8)에 프리챠지 하기위하여, 프리챠지 /이퀄라이즈 회로(150)가 설치된다. 선택된 메모리 셀의 데이타를 검지하고 증폭하기 위하여 비트선대(BL0,
Figure kpo00013
,…BLm,
Figure kpo00014
)의 각각에는, 센스앰프(50)가 설치된다.
센스앰프(50)는, 제1의 신호선(14) 및 제2의 신호선(17)을 사이에 두어 각각 전달되는 제1의 센스앰프 구동신호(ΦA) 및 제2의 센스앰프 구동신호(ΦS)에 응답하여 활성화되고, 대응의 비트선대의 전위차를 검출하고 자동적으로 증폭한다.
선택된 메모리 셀의 데이타를 출력버퍼(OB)(제12도 참조)에 전달하기 위하여, 비트선대(BL0,
Figure kpo00015
,BLm,
Figure kpo00016
)의 각각에, Y디코더(ADY)로부터의 열 어드레스 디코드 신호에 응답하여 온 상태로되며, 대응의 비트선대를 데이타 입출력 버스(I/O,
Figure kpo00017
)에 접속하는 트랜스퍼 게이트(T0,T01',T1,T1',Tm,Tm')가 설치된다.
트랜스퍼 게이트(T0,T0')비트선(BL0,
Figure kpo00018
)에 대하여 설치되고, 트랜스퍼 게이트(T1,T1')는 비트선(BL1,
Figure kpo00019
)에 대하여 설치되고, 트랜스퍼 게이트(Tm,
Figure kpo00020
)는 비트선(BLm,
Figure kpo00021
)에 대하여 설치된다. Y디코더(ADY로 부터의 열 어드레스 디코드 신호에 응답하여 1쌍의 트랜스퍼 게이트가 온 상태로 되며, 대응의 비트선대가 데이타 입출력 버스(I/O,
Figure kpo00022
)에 접속된다. 센스앰프(50), 트랜스퍼 게이트(T0,T0'~Tm,Tm' ) 및 데이타 입출력 버스(I/O,
Figure kpo00023
)가 제12도에 표시하는 블록(SI)에 대응한다.
제14도는, 제13도에 표시되는 구성중 1쌍의 비트선대에 관련하는 회로구성을 상세히 표시하는 도면이며, 특히 센스앰프(50)를 구동하는 장치의 구성을 구체적으로 표시하는 회로도이다.
제14도를 참조하여, 메모리 셀(1)은, 정보를 전하의 형태에서 기억하는 메모리 커패시터(6)와, 워드선(3)상에 전달되는 워드선 구동신호(Rn)에 응답하여 온상태로 되며, 메모리 커패시터(6)를 비트선(2)에 접속하는 선택 트랜지스터(5)를 구비한다. 선택 트랜지스터(5)는 n채널 절연 게이트 전계 효과 트랜지스터(이하, n-FET라 칭함)로부터 구성되고, 그 게이트는 워드선(3)에 접속되고, 그 소스는 비트선(2)에 접속된다.
메모리 커패시터(6)의 한쪽 전극은 기억노드(4)를 사이에 두고 선택 트랜지스터(5)의 드레인에 접속되고, 다른쪽 전극은 접지전지(GND)에 접속된다. 프리챠지/이퀄라이즈 회로(150)는, n-FET(9,10 및 12)를 포함한다. n-FET(9)는, 프리챠지 신호전달용 신호선(11)을 사이에 두고 전달되는 프리챠지 신호(ΦP)에 응답하여 온 상태로 되며, 프리챠지 전위 전달용 신호선(8)을 사이에 두고 전달되는 프리챠지 전압(VB)을 비트선(2)에 전달한다.
n-FET(10)는, 신호선(11)을 사이에 두고 전달되는 프리챠지신호(ΦP)에 응답하여 온 상태로 되며, 신호선(8)을 사이에 두고 전달되는 프리챠지전압(VB)를 비트선 (7)에 전달한다.
n-FET(12)는, 이퀄라이즈 신호 전달용 신호선(13)을 사이에 두고 전달되는 이퀄라이즈 신호(ΦP)에 응답하여 온 상태로되며, 비트선(2) 및 비트선(7)을 전기적으로 단락하여 비트선(2) 및 비트선(7)의 전위를 평형화한다. 센스앰프(50)는, P채널 절연 게이트 전계효과 트랜지스터(이하 : p-FET라 칭함)(15,15)와, n-FET(18,19)를 포함한다.
센스앰프(50)는, CMOS구성의 플립플롭에 의하여 구성되고, p-FET(15,16)의 게이트와 그 한쪽전극이 교차 접속되고, 또한 n-FET(18,19)의 게이트와 그 한쪽전극이 교차 접속된다. p-FET(15)와 n-FET(18)의 한쪽전극과의 접속점은 비트선(2)에 접속된다. p-FET(16) 및 n-FET(19)의 한쪽전극과의 접속접은 비트선(7)에 접속된다.
p-FET(15,16)의 다른쪽 전극은 다함께 제1의 센스앰프 구동신호(ΦA)를 전달하는 신호선(14)에 접속된다. n-FET(18,19)의 다른쪽 전극은 다함께 제2의 센스앰프 구동신호(ΦS)를 전달하는 신호선(17)에 접속된다.
신호선(14)과 신호선(17)과의 사이에는, 신호선(14,17)의 전위를 소정전위 (VB)에 프리챠지하고 또한 이퀄라이즈 하기 위하여 n-FET(26,27 및 28)가 설치된다. n-FET(26)는, 신호선(11)을 사이에 두고 전달되는 프리챠지 신호(ΦP)에 응답하여 온상태로 되고, 신호선(8)을 사이에 두고 전달되는 소정의 일정전위의 프리챠지 전압(VB)을 신호선(17)상에 전달한다.
n-FET(28)는, 신호선(11)을 사이에 두고 전달되는 프리챠지 신호(ΦP)에 응답하여 온 상태로 되고, 신호선(14,17)을 전기적으로 단락하여, 신호선(14,17)은 전위를 평형화 한다.
센스앰프(50)을 구동하기 위하여, 신호선(14)과 제1의 전원 전위 공급 단자(24)(제12도에 표시하는 패드 (PA)에 대응)과의 사이에, 제1의 센스앰프 활성화 신호(ΦS)에 응답하여 온 상태가 되고, 신호선(14)을 제1의 전원선(31)에 접속하는 p-FET(22)가 설치된다. 마찬가지로, 신호선(17)과 제2의 전원 전위 공급단지(20)와의 사이에, 제2의 센스앰프 활성화 신호(ΦS)에 응답하여 온 상태로 되고, 신호선(17)을 제2의 전원선(30)에 접속하는 n-FET(25)가 설치된다. 센스앰프 활성화신호(ΦS,ΦS)는 각각 신호 입력단자(23a,23b)을 사이에 두고 p-FET(22) 및 n-FET(25)의 게이트에 부여된다.
전원단자(24,29)은, DRAM외부로부터 소정의 전위 공급을 받기 위하여, DRAM의 형성되는 반도체 칩(CH)주변에 형성된 본딩 패드에 의하여 형성된다. 단자(24)는 패드(PA)에 대응한다. 비트선(2)는 기생용량(20)을 가지고, 비트선(7)은 기생용량(21)을 가진다.
또한, 제14도에 표시하는 구성에 있어서는, 도면의 번잡화를 피하기 위하여, 1개의 워드선(3)과, 이 워드선(3)에 접속된 메모리 셀(1)만이 대표적으로 표시된다. 또, 비트선(2,7) 및 신호선(14,17)을 소정전위에 프리챠지하는 프리챠지 전압(VB)은 통상 동작 전원 전압(Vcc)의 약 2분의 1의 일정의 전위에 설정된다.
제15도는 제14도에 표시하는 회로 구성의 동작을 표시하는 신호파형도이다.
제15도에 있어서는, 제14도에 표시하는 메모리셀(1)에 논리 ＂1＂의 정보가 기억되고 있고, 이 기억정보 ＂1＂를 판독하는 경우의 동작의 신호파형이 표시된다. 다음에, 제14도 및 제15도를 참조하여 메모리셀 데이타의 판독동작에 관하여 설명한다. 시각(t0)으로부터 시각(t1)의 사이의 스탠바이 상태에 있어서는, 프리챠지 신호(ΦP) 및 이퀄라이즈 신호(ΦE)는 다함께 ＂H＂레벨로 된다.
이것때문에, n-FET(9,10,12) 및 n-FET(26,27,28)은 모두 온 상태로 되고, 이것에 의하여 비트선(2,7) 및 신호선(14),(17)은 각각 소정의 프리챠지 전원(VB)-(Vcc/2)에 유지되어 있다.
시각(t1)에 있어서 스탠바이 상태가 종료하고, 메모리 사이클이 시작되면, 프리챠지신호(ΦP) 및 이퀄라이즈 신호(ΦE)는 각각 'L＂ 레벨에 강하한다. 이것에 의하여 n-FET(9,10,12,26,27, 및 28)은 모두 오프상태로 된다.
시각(t)에 있어서, 프리챠지 신호(ΦP) 및 이퀄라이즈 신호(ΦE)가 ＂L＂레벨로 되고, n-FET(9,10,12,26,27, 및 28)가 모두 오프상태로 되었을때, 제12도에 표시하는 어드레스 버퍼(AB)로 부터 내부행 어드레스가 X디코더(ADX)에 부여되고, 메모리 셀 얼레이(MA)에 있어서 행선택이 행하여진다.
시각(t3)에 있어서, 선택된 워드선(3)(제14도에 표시하는 워드선(3)이 선택된 것으로 한다.) 상에 워드선 구동신호(Rn)가 전달되고, 워드선(3)의 전위가 올라간다. 이것에 의하여, 메모리 셀(1)의 선택 트랜지스터(5)가 온 상태로 되고, 메모리 커패시터(6)가 비트선(2)에 접속된다. 이 결과, 기억노드(4)에 축적되어 있던 전하가 비트선(2)상에 이동하고, 비트선(2)의 전위상승(
Figure kpo00024
V)의 값은, 메모리 커패시터(6)의 용량치(C6)와 비트선(2)의 기생용량(20)의 용량치(C20)와 기억노드(4)의 기억전압 (V4)과에 의하여 결정되고, 통상 100~200㎷의 값으로 된다.
시각(t4)에 있어서, 센스앰프활성화신호(ΦS)가 상승하고, 한편 센스앰프 활성화신호(ΦS)강하하고, n-FET(25) 및 p-FET(22)가 각각 온 상태로 되고, 제1의 신호선(14) 및 제2의 신호선(17)은 각각 제1의 전원선(31) 및 제2의 전원선(30)에 각각 접속된다.
이것에 의하여, 제1의 신호선(14)의 전위가 상승하기 시작하고, 아울러 제2의 신호선(17)의 전위가 하강하기 시작한다. 이 제1및 제2의 신호선(14,17)의 전위의 상승 및 하강에 의하여 p-FET(15,16) 및 n-FET(18,19)로 이루어지는 플립플롭회로(센스앰프(50)가 활성화되고, 메모리 셀 데이타의 센스 동작을 개시하고, 비트선(2,7)간의 미소 전위차(
Figure kpo00025
V)의 차동증폭을 행한다. 여기에서, 비트선(7)은 선택 메모리셀이 접속되어 있지 않으므로, 비트선(7)의 전위가 시각(t4)까지 프리챠지 레벨의 Vcc/2 그대로이다.
이 센스동작의 경우, 비트선(2)이
Figure kpo00026
V만큼만 전위상승한 것에 의하여, n-FET(49)가 온 상태로 되면, 제2의 신호선(17)의 전위하강에 수반하여, 기생용량(21)에 부여되어 있던 전하가 n-FET(19)를 사이에 두고 제2의 신호선(17)에 방전되어, 시각(t5)에 있어서 비트선(7)의 전위가 거의 0V정도로 된다. 한편, 비트선(7)의 전위하강에 의하여, p-FET(5)가 온 상태로 되고, 제1의 신호선(14)상의 전위가 p-FET(5)를 사이에 두고 비트선(2)상에 전달되고, 비트선(2)의 전위가 Vcc레벨로 상승한다. 비트선(2)상의 전위는 선택 트랜지스터(5)를 사이에 두고 기억 노드(4)에 전달되어, 기억노드(4)의 전위 레벨이 Vcc-VTN으로 되고, 메모리 셀(1)에의 데이타의 재기록이 행하여진다.
여기에서 VTN은 선택 트랜지스터(5)의 스레숄드 전압이다. 비트선(2,7)상의 신호전위의 증폭동작이 완료하고, 그 전위가 각각 전원전위(Vcc)레벨, 접지전위(GND)레벨로 확정하면, 시각(t8)까지의 사이에 열 디코드(ADY)(제12도 참조)로 부터의 어드레스 디코드 신호에 의하여 메모리 셀 어레이의 1열이 선택되고, 비트선(2,7)이 데이타 입출력 버스(I/O,
Figure kpo00027
)(제13도 참조)에 접속되어 메모리 셀(1)의 정보의 판독이 행하여 진다.
이상이 메모리 셀로부터의 데이타의 판독증폭 및 재 기록까지의 동작이다. 이들의 일련의 동작이 종료하면, 다음의 메모리 사이클에 구비하여 스탠바이 상태로 들어간다. 즉, 시각(t8)에 있어서, 워드선 구동신호(Rn)가 하강을 시작하고 시각(t3)에 있어서 접지 전위 레벨의 ＂L＂레벨에 내려가면, 선택 트랜지스터(5)가 오프상태로 되고, 메모리 셀(1)이 비트선(2)과 전기적으로 단절되어 대기상태로 된다.
시각(t10)에 있어서, 센스앰프 활성화 신호(ΦS,ΦS)가 각각 하강 및 상승을 시작하고, 시각(t11)에서 각각 접시 전위의 GND레벨의 저 레벨, 및 전원 전압(Vcc)레벨의 고 레벨로 되며, p-FET(22) 및 n-FET(25)가 오프상태로 되고, 센스앰프가 불활성화 된다.
시각(t12)에 있어서, 이퀄라이즈 신호(ΦE)가 상승하기 시작하여, n-FET(12)가 온 상태로 되면, 비트선(2,7)이 전기적으로 접속되어서 전위레벨이 높은 비트선(2)으로부터 전위 레벨이 낮은 비트선(7)로 전하가 이동하고, 거의 시각(t13)에 비트선(2,7)의 전위가 다함께 프리챠지 전압(VB)(=Vcc/2)으로 된다. 또, 이때 동시에 p-FET(22)및 (25)가 오프상태로된 것에 의하여, 고인피던스 상태로 된 제1의 신호선(14) 및 제2의 신호선(17)과 비트선(2) 및 비트선(7)과의 사이에 전하의 이동이 생겨, 신호선(14,17)의 전위 레벨은 각각 Vcc/1+│VTP│,Vcc/2-VTN으로 된다.
여기에서, VTP는 p-FET(16,22)의 스레숄드 전압이며, VTN은 n-FET(18, 19)의 스레숄드 전압이다.
시각(t14)에 있어서, 프리챠지 신호(ΦP)가 상승을 시작하면, n-FET(9,10, 16,17 및 28)가 도통하기 시작하여, 시각(t15)에 있어서, 프리챠지 신호(ΦP)가 전원전압(Vcc)레벨의 ＂H＂레벨로 되면 n-FET(9,10,26,27 및 28)은 모두 온 상태로 되고, 비트선(2,7)에 프리챠지전압(VB)이 각각 전달되는 것과 아울러, 신호선(14,17)이 n-FET(28)을 사이에 두고 전기적으로 접속되고, 각각의 전위가 평형화 되는것과 아울러, n-FET(26,27)를 사이에 두고 소정의 프리챠지 전압(VB)이 전달되고, 이것에 의하여 제1및 제2의 신호선(14,17)의 전위가 다함께 Vcc/2로 된다.
이 프리챠지 신호(ΦP)의 ＂H＂레벨에의 이행에 의하여 비트선(2,7) 및 신호선 (14,17)상의 전위가 안정화되고, 다음의 판독동작에 대비하는 것이된다. 상술과 같은 DRAM의 종래의 응용분야는, 소형으로 부터 대형까지의 계산기에 있어서 주기억 장치가 중심이었다.
그러나, DRAM이 기억용량의 증대에 수반하여 비트단가의 감소에 의하여, 음성데이타를 취급하는 분야 예를 들면, 전화에 있어서 부재중 녹음, 전자수첩에의 녹음등의 분야에도 이와같은 비트단가가 싼 DRAM용도가 확산 하기 시작하고 있다. 그런데, 이와같은 분야에 있어서는, 통상, 전원으로써는 전지가 사용되고 있는 것이 많다. 이 경우에 예를 들면 1.5V의 건전지를 3개 직렬로 접속하여 전원으로써 사용하면, 얻어지는 전원 전압은 4.5V이다.
한편 상술과 같은 표준적인 DRAM은, 통상 외부 회로가 TTL회로(바이포라 트랜지스터로부터 구성되는 트랜지스터.트랜지스터.로직회로)인 것으로 부터, DRAM의 이와같은 회로에 대하는 접합성(콤퍼티 빌러터(Compativilily)를 좋게하기 위하여 DRAM의 전원전압은 5V로 하고 메모리에 대하는 설계가 행하여진다. 즉 DRAM의 각종시방치는 동작전원 전압 5V의 이하에서 설정되고, 남은 DRAM을 구성하는 소자의 각 파라메터는 동작 전원전압이 5V 인 것으로하여 설계된다.
상술과 같이, DRAM의 동작 전원 전압으로서 건전지를 3개 직렬로 접속하여 얻어지는 4.5V의 경우 기히 설계치의 5V의 차가 있으나, 전지를 동작 전원으로 하여 사용하는 경우는 그 수명에 의한 전압강하도 고려할 필요가 있고, 일반적으로는, 건전지의 전압이 1.5V로부터 1.2V까지 저하하는 것을 고려하여 둘 필요가 있다. 이와같은 건전지의 1개의 전압이 1.2V의 경우, 전원전압으로써는 3.6V로 된다.
즉, 이와같은 건전지를 동작전원으로써 사용하는 음성 데이타 처리분야에 있어서도 DRAM을 충분히 기능시킬 수 있도록 하기 위하여는, 동작 전원 전압이 3.6V에서도 정상으로 동작하도록 DRAM을 설계하는 것이 필요하게 된다. 현재 사용되고 있는 DRAM이 저 전원 전압에서 동작하지 않는, 또는 동작의 여유(동작머진)가 대폭으로 감소하는 주된 요인으로써는 2개 열거할 수 있다. 그 하나는, 고속 동작의 필요성이라는 것이다.
예를 들면 표준형의 DRAM에 있어서는, 통상 액서스 시간(어드레스가 부여될때로부터 데이타가 판독하고 또는 기록될때까지 필요로하는 시간)은 80ns 내지 120ns 또는 사이클시간(신호
Figure kpo00028
가 활성화되어서 부터 1개의 메모리셀에의 데이타의 기록/판독이 종료하고, 스탠바이 상태로 이동하기까지의 시간)은 160ns~220ns되는 동작속도가 요구된다.
DRAM의 동작 속도는 동작 전원전압에 의존하여 변화하고, 동작 전원전압이 저하하면 액세스 시간(사이클 시간)이 길게 되어, 상술의 시간을 만족할 수가 없게된다. 예를 들면, 동작 전원 전압이 5V에서 액세스 시간이 100ns의 DRAM의 경우, 전원전압이 3.6V로 저하하면 그 액서스 시간은 150ns로 길게 된다. 다른 하나의 요인은, 전원전압이 저하하면 메모리 셀로부터의 판독전압이 작아지게 되어, 메모리 셀 데이타의 증폭이 정상으로 행하여지지 않게 된다는 것이다.
일반적으로, 액세스 시간(사이클 시간)의 문제는 전원전압이 4.5V근방으로 부터 일어나고, 메모리 셀 데이타의 증폭의 문제는 전원전압이 4.0V부근으로부터 생긴다. 따라서, 종래의 DRAM을 그대로, 음성데이타 처리분야와 같은, 전원으로써 전지를 사용하는 것과 같은 저 전원 전압의 용도로 사용되는 것은 곤란하다는 문제가 있었다.
그러므로, 이 발명의 목적은, 저 전원 전압화에 대하여도 용이하게 대처할 수가 있는 DRAM을 제공하는 것이다. 이 발명의 다른 목적은, 동작 가능한 전원 전압의 광범위한 DRAM을 제공하는 것이다. 이 발명의 다시 다른 목적은, 전원 전압에 대하여 복수의 정격 전압을 설정하여도 정상으로 동작하는 DRAM을 제공하는 것이다.
이 발명의 다시 다른 목적은, 전원 전압의 정격치에 응하여 액세스 시간의 변화에 의하여 대처할 수가 있는 DRAM을 제공하는 것이다. 이 발명의 다시 다른 목적은, 동작 전원 전압의 정격체에 응하여 센스앰프의 활성화 타이밍 및/또는 동작 속도를 변화시켜, 이것에 의하여 동작 전원 전압의 정격치의 전환에 대하여도 용이하게 대처할 수 있는 DRAM을 제공하는 것이다.
이 발명에 관한 DRAM은, 외부로부터 부여되는 제어신호에 응답하여 센스앰프의 동작속도 및 타이밍의 적어도 한쪽을 규정하는 회로 수단과, 센스앰프 활성화 신호와 이 동작 규정수단 출력과에 응답하여 센스앰프를 규정된 동작 속도 및 타이밍을 규정된 동작 속도 및/또는 타이밍에 따라서 센스앰프를 구동하는 회로 수단과를 포함한다.
이 발명의 다른 DRAM은, 외부로부터 부여되는 동작 전운 전압을 검출하는 회로수단과, 이 전압 검출회로 수단 출력에 응답하여 센스앰프의 동작 속도 및 타이밍의 적어도 한쪽을 규정하는 수단과, 이 동작 규정 수단 출력과 센스앰프 활성화 신호화에 응답하여 센스앰프를 규정된 동작 속도 및 타이밍에서 구동하는 회로 수단과를 포함한다.
이 발명에 관한 동작 규정 수단은 동작 전원 전압에 응한 센스앰프의 동작속도 및 타이밍의 적어도 한쪽을 규정한다. 센스앰프의 동작 속도는, 그 충방전속도가 늦을 수록 센스앰프의 감도가 좋게되는 것이 알려져 있다. 또, 센스 개시시작은 늦게할 수록 판독 전압치는 커지게 된다.
따라서, 전원 전압의 정격치에 응하여 센스앰프의 동작 속도 및 타이밍의 적어도 한쪽을 가변으로하면, 동작 전원전압이 낮아졌다 하여도, 판독 전압 및/또는 센스앰프의 감도가 응하여 개선되기 때문에, 메모리 셀 데이타를 확실히 검지하여 증폭하는 것이 가능하며, 복수의 정격전압을 동작 전원전압에 대하여 설정하였다 하여도, 정상으로 기능하는 DRAM을 얻을 수가있다.
[실시예]
우선, 이 발명의 실시예에 관하여 설명하기 전에, 이 발명을 뒷받침하는 원리에 관하여 설명한다. 전원전압으로써 건전지를 사용하는 것과같은 상술의 음성데이타 처리분야에 있어서는 계산기 분야에 있을수록 고속성을 요구되지 않는다. 통상의 경우, 이와같은 음성 데이타 처리분야에 있어서는 1㎲-10㎲의 액세스(사이클 시간)에서 충분한 요구되는 기능을 다 할수가 있다. 그러므로 상술과 같은 음성 데이타 처리분야에 있어서는 액세스(사이클)시간에 의한 저전원 전압화에 대한 장해는 제거되는 것이된다.
다음에 DRAM의 저 전원 전압화에 즈음하여 문제가 되는 것은, 메모리 셀 데이타의 증폭이라는 것이다.
그러나, 이 문제에는, 상술의 DRAM의 고속성이라는 인자가 관계하고 있어, 고속성이라는 것이 요구되지 않게 된 경우에는, 이 메모리 셀 데이타의 증폭이라는 문제도 아래에 기술하는 것과 같이 하여 해결하는 것이 가능하게 된다.
우선, 본 발명의 원리를 보다 잘 이해하기 위하여는 제15도에 표시되는 동작 파형도에 있어서 시각 (t3)으로부터 시각(t5)까지의 사이에 있어서 센스동작에 대하여 상세한 설명이 필요하게 된다. 제16도에 제15도에 있어서 시각(t3)으로부터 시각(t5)까지의 사이를 확대한 동작 파형도를 표시한다.
또한, 제16도에 있어서는 비트선(2)을 전원전위(Vcc)레벨로 까지 인상하는 동작은 설명의 번잡을 피하기 위하여 생략하고 있으나, 이 전원전압(Vcc)레벨에까지 인상하는 동작에 대하여도 센스동작을 행하는 경우에는 아래에 기술하는 것과 마찬가지의 이론이 성립한다.
제16도를 참조하여, 시각(t3)에 있어서 워드 선구동 신호(Rn)가 상승하기 시작하여, 그 전위레벨이 비트선(2)의 전위보다도 n-FET(5)의 스레숄드 전압(VTN)만큼만 높아지는 시각(t3')에 있어서 n-FET가 도통을 시작한다. 이것에 의하여, 기억노드(4)로 부터 비트선(2)에 전하가 이동을 시작하여, 비트선(2)의 전위가 상승하기 시작한다.
워드선 구동 신호(Rn)의 전위상승과 아울러 n-FET(5)가 다시금 도통하고(다시금 깊은 온 상태로 되고), 비트선(2)의 전위는 다시금 상승한다. 비트선(2)의 전위는 시간과 아울러 상승하여가나, 최종적으로 다음의 값에서 부여되는 전압(
Figure kpo00029
V1)만큼만 그 프리챠지 레벨보다 상승한다.
Figure kpo00030
V1=C6 Vcc/2(C6+C20…………(1)
또한 제16도에 있어서 동작 파형도에 있어서 비트선(2)의 전위는, 그 변화가 보다 명확하게 되도록 다른 신호에 비하여 확대하여 표시 되어 있다.
또한 상술의 식(1)에 있어서, C6는 메모리 셀 커패시터(6)의 용량치이며, C20은 비트선(2)의 기생용량(20)의 용량치이며, Vcc는 전원 전압이다. 시각(t4)에 있어서, 센스앰프 활성화 신호(ΦS)가 상승하기 시작하며 그 레벨이 n-FET(25)의 스레숄드 전압(VTN)만큼만 높아지면, 시각(t4')에 있어서 n-FET(25)가 도통을 시작하여, 신호선(17)의 전위가 하강하기 시작한다. 시각(t4＂)에 있어서, 신호선(17)의 전위가 Vcc/2보다 n-FET(19)의 스레숄드 전압(VTN)만큼만 저하하면, 센스앰프(50)가 증폭 동작을 개시한다. 이 경우, 비트선(2)측의 전위는 Vcc/2보다
Figure kpo00031
V1'만큼 높고, 비트선(7)측의 전위는 Vcc/2이다. 따라서 비트선(2) 전위는 비트선(7)보다 전위 (
Figure kpo00032
V1')만큼 높은 상태로 된다.
활성화된 센스앰프(50)가 이 전압차를 증폭하는 것에 의하여, 비트선(r)의 전위가 신호선(17)의 전위 강하에 따라 n-FET(19)를 사이에 두고 방전을 행하여 강하 하고, 시각(t5)에 있어서 0V로 된다.
즉, 미소한 전압차(
Figure kpo00033
V1')가 센스앰프(50)에 의하여 증폭된 것이 된다.
이 동작에 있어서 증요한 점은, 센스앰프(50)의 동작을 개시하는 시각(t4＂)에 있어서 여하히 큰 전압차(
Figure kpo00034
V1')을 확보하는가 하는 것이다. 전압차(메모리 셀 데이타의 판독 전압)(
Figure kpo00035
V1')가 적은 경우에는, 센스앰프(50)가 오동작을 일으키는 것이 된다.
이상적인 증폭 상태는, 비트선(2)과 비트선(7)의 기생용량(20,21)의 용량치가 동일하고, 비트선(7)과 비트선(7)에 따른 비트선으로 부터 결합하는 전기적 노이즈 전압이 동일하고, n-FET(18)과 n-FET(19)의 전기적인 소자 정수(예를 들면 스레숄드 전압)이 동일할 때에 얻어진다.
이 경우에 있어서는, 센스앰프(50)는 극히 약간의 전압차, 예를 들면 1㎷에서도 정상으로 동작하여 감지 증폭하는 것이 가능하다.
그러나, 실제에는 상술과 같은 이상적인 증폭상태를 부여하는 조건은 만족되지 않고, 무엇인가의 비평형상태가 생기게 되며, 센스앰프(50)가 전압차를 검지 증폭하기 위하여는 수 10㎷의 전위차가 필요하게 된다.
그러므로, 이 필요한 최소한의 전압차(
Figure kpo00036
V1')를 얻기 위하여는 시각(t3')으로 부터 시각(t4＂)까지의 기간에 대하여 어느정도의 시간이 필요하게 된다.
상술과 같이 시간을 길게 잡으면 잡을수록 센스앰프(50)에의 입력전압차는 크게 되며, 센스앰프(50)가 안정하게 동작한다.
그러나, 이 시간을 길게 잡으면, 당연한 일이지만, 메모리 셀로 부터 데이타를 판독하는 시간이 길게 되며, 이 결과 액세스 시간이 길게되고, 마찬가지로 사이클시간도 길게 된다.
그러므로, 일반의 DRAM(액세스 시간이 80 내지 120ns)에 있어서는 이 시간은 10~15ns 정도에 설정되어 있다.
다시금 제16도를 사용하여 전원 전압(Vcc)을 저하시킨 경우를 고려해 본다. 식 (1)로써, 전압차(
Figure kpo00037
V1)는 전원 전압(Vcc)에 비례하므로, 당연한 일이지만 전압차(
Figure kpo00038
V1')도 그것에 따라 적게 되고, 이 결과 센스앰프(50)의 오동작이 생기기 쉽다.
가령, 센스앰프(50)를 동작 시키는 시각(센스 개시 시각)을 늦추어서, 비트선(2)의 전위가 최종레벨에 가까운 시각(제16도에 있어서 시각(t4＂'))에 설정하면, 센스앰프(50)에의 입력 전압차를 크게 할 수가 있어, 전원 전압(Vcc)의 값도 적게 하는 것이 가능하다.
통상의 DRAM에 있어서는, 시각(t3')으로 부터 시각(t4＂')까지의 시간을 50ns~100ns의 사이의 시간에 설정하면, 시각(t4＂')에 있어서 거의 최종 레벨의
Figure kpo00039
V1의 전위상승을 비트선(2)상에 생기게 할 수가 있다.
이와 같은 장 시간은 통상의 DRAM의 용도에 있어서는 허용할 수 없으나, 상술과 같은 저 전압 전원의 음성 데이타 처리 분야에 사용하는 경우에 있어서는 그 요구되는 액세스 시간(사이클 시간)은 마이크로 초오더이기 때문에, 이 시각(t3)으로부터 시각(t4)까지의 시간을 50ns~100ns로 하여도 전혀 문제가 없고, 그 요구되는 성능을 충분히 달성할 수가 있다. 전압차(
Figure kpo00040
V1')와 전압차(
Figure kpo00041
V1)와의 관계를 다시금 상세하게 검토하여 본다.
일반적으로 DRAM에 있어서는, 전압차(
Figure kpo00042
V1')가 전압차(
Figure kpo00043
V1 )의 70 내지 80%의 값이 된 시점에 시각(t4＂')가 설정되고, 이 시각(t4＂')에 있어서 센스앰프의 센스 동작이 개시된다.
이것은, 시각(t4＂')에 지연 시킨 경우에, 동일한 센스앰프(50)에의 입력 전압차를 확보하는데에 필요한 전원 전압은 70 내지 80% 낮아도 좋은 것을 의미한다.
즉 전원 전압 5V의 70~80%로 하며, 3.5~4.0V의 전원 전압이 얻어진다.
따라서 전원 전압으로서 전지를 사용하는 것과 같은 경우에 있어서 이 시각(t4＂')에 있어서 센스앰프의 센스 동작이 개시 되도록 설정하면, 메모리 셀 데이타의 검지 증폭을 잘못없이 행하는 것이 가능하게 된다.
상술과 같이 전원 전압이 낮은 경우에 있어서는, 센스앰프의 활성화 시각을 보내는 것에 의하여 메모리 셀 데이타의 확실한 검지 증폭이라는 문제의 해결이 얻어지나, 또 이것 만으로는 충분하지 않다. 보다 확실히 메모리 셀 데이타의 검지 증폭을 행하기 위한 보다 개선된 수법은, 제16도에 표시되는 것과 같이, 신호선(17)의 전위하강 속도를 작게하여 센스앰프(50)의 강도를 개선하는 것이다(제16도의 파선 A).
여기에서, 제16도에 있어서 신호선(17)의 전위에 있어서 점선은 그 센스앰프의 센스개시 시각이 t4＂'에 설정된 경우의 전위 변화를 표시하고 있다. 신호선(17)에 있어서 전우 하강 속도를 작게 하는 것에 의하여 센스앰프(50)의 감도가 좋아지는 것은 일반적으로 알려져 있다(일경 에텍트 토닉스 1979년 1월 8일 호 제 P110 내지 제 P 133를 참조).
그러므로, 이와 같은 신호선(17)에 있어서 전위 하강속도를 늦추어서 센스앰프의 동작 속도를 작게 하는 것에 의하여, 센스앰프의 감도가 개선되고, 전원 전압을 3.6V로 낮추는 것이 가능하게 된다. 이 전위 하강속도는 작게 하면 할수록 감도는 개선되나, 전위 하강개시로부터 종료까지의 시간이 100ns정도의 하강속도에서 그 감도는 거의 포함한다.
이 발명은 상술의 수법에 따라서 DRAM의 저 전원 전압화에 대처하는 것이다.
이하 도면을 참조하여 이 발명의 실시예에 관하여 설명한다.
제1도에 이 발명의 한 실시예인 DRAM의 전체의 개략 구성도를 표시한다.
제1도에 표시하는 구성에 있어서는, 센스앰프를 구동하는 회로 부분만이 표시된다.
제1도를 참조하여, DRAM은, 센스 동작속도 규정회로(200) 및 센스앰프 구동회로(210)를 포함한다. 센스 동작속도 규정회로(200)는, 단자(220)를 사이에 두고 외부로 부터 부여되는 동작속도 지시신호(A)에 응답하여, 센스앰프(SA)의 동작속도 및 동작 타이밍의 적어도 한쪽을 규정하는 신호(C,C')를 발생한다.
동작속도 지시신호(A)는, 패드(PA)에 부여되는 외부 전원 전압의 정격치에 따라서 외부로 부터 부여되어, 이 전원 전압의 정격치에 따른 센스앰프의 동작속도 및 타이밍을 규정한다. 센스앰프 구동회로(210)는 제어신호 발생 주변회로(CG)로 부터 소정의 타이밍(이것은 신호(RAS)를 소정시간 지연하는 것에 의하여 부여된다)에서 발생되는 센스앰프 활성화 신호(ΦSO) 및 센스 동작속도 규정회로(200)로 부터의 동작속도 및 타이밍 규정신호(C,C')에 응답하여, 센스앰프(SA)를 구동한다. 센스앰프(SA)는 이 규정신호(C,C')가 규정하는 타이밍에서 활성화되고, 또한 규정된 동작속도에서 동작한다.
제2도에 센스앰프 구동회로(210)의 구체적 구성의 한 예를 표시한다.
제2도를 참조하여, 센스앰프 구동회로(210)는 동작속도 규정회로(200)로 부터의 규정신호(C)와 센스앰프 활성화 신호(ΦSO)를 받는 AND 게이트(G1)와, 센스앰프 활성화 신호(ΦSO)를 소정시간 지연 시키는 지연회로(100)와 동작 규정신호(C')와 지연회로(100)로 부터의 센스앰프 활성화 신호(ΦSO)를 받는 AND 게이트(G2)와를 포함한다.
신호선(17)에는, 센스앰프(50)을 활성화하기 위하여 n-FET(25,25')가 설치된다. n-FET(25)의 게이트에는 AND 게이트(G1)로 부터의 제1의 센스앰프 구동신호(ΦS)가 부여된다. n-FET(25')의 게이트에는 AND 게이트(G2)로 부터의 제2의 센스앰프 구동신호(ΦS,)가 부여된다.
다음에 동작에 관하여 설명한다.
규정신호(C)는, 패드 (PA)에 인가되는 전원 전압이 5V의 경우에 ＂1＂이 되는 신호이고, 한편 규정신호(C')은 전원 전압의 정격치가 5V보다도 낮은 때에는 ＂1＂이 되는 신호이다. 표준 전원 전압 동작(Vcc=5V)의 아래에 있어서는, 규정신호(C)는 ＂1＂, 규정신호(C')는 ＂0＂이다.
이 경우, AND 게이트(G1)가 인에이블 상태로 되고, AND게이트(G2)는 디스에이블 상태로 된다. 따라서, 통상의 타이밍에서 제어 신호 발생 주변회로(CG)로 부터 센스 앰프 활성화 신호(ΦSO)가 발생된 경우, AND 게이트(G1)를 사이에 두고 통상의 동작 타이밍에서 센스앰프 구동신호(ΦS)가 발생되고, n-FET(25)가 도통하기 시작하고, 응하여 센스앰프(50)가 활성화되어 메모리 셀 데이타의 검지 증폭 동작이 행하여 진다.
패드(PA)에 부여되는 전원 전압의 정격치가 맞은 경우(Vcc＜5V)에 있어서는, 규정신호(C)는 ＂0＂로 되고, 한편 규정신호(C')는 ＂1＂로 된다. 이것에 의하여, AND 게이트(G1)가 디스에이블 상태, AND 게이트(G2)가 디스에이블 상태로 된다.
따라서 이 경우, 지연회로(100)로 부터 발생되는 지연 센스앰프 구동회로 (ΦS0)에 응답하여 n-FET(25')가 도통하기 시작하여, 응하여 센스앰프(50)의 검지 증폭 동작이 행하여 진다.
이 경우, 지연회로(100)가 가지는 지연시간은 50ns 내지 100ns이며, 따라서 메모리 셀이 선택되어 충분한 시간이 경과한 후에 비트선대간의 전위의 자동증폭 즉 메모리 셀 데이타의 증폭이 행하여 진다. 이것에 의하여, 전원 전압의 정격치가 작은 경우에 있어서도, 센스앰프(50)는 안정하게 동작하고, 메모리 셀 데이타의 정확한 검지 증폭을 행할 수가 있다.
또한 이 경우에 있어서, 통상시, AND 게이트(G1,G1)로 부터 발생되는 센스앰프 활성신호(ΦS,ΦS)의 ＂H＂레벨은 전원 전압(Vcc)레벨이다.
따라서, 전원 전압의 정격치가 작은 경우에 있어서는, 그 ＂H＂레벨도 낮은 전위로 되어 있다.
그러므로, 동작 전원 전압의 정격치가 낮은 경우에 있어서는 n-FET(25')는 얕은 온 상태(전원 전압 5V의 경우에 비하여)로 되어 있어, 신호선(17)의 방전을 요하는 시간이 길게 되고, 이것에 의하여 센스앰프(50)의 동작 속도로 늦어지게 되어 있어, 센스앰프의 감도는 개선된다.
또한 제2도에 표시하는 센스앰프 구동회로의 구성에 있어서는, 신호선(17)의 방전을 전원 전압의 정격치에 따라서 행하기 위하여 2개의 n-FET(25,25')가 설치되어 있다.
이것에 바꾸어서, 1개의 n-FET만을 사용하여 전원 전압의 정격치에 응한 센스앰프의 구동을 실현하는 것도 가능하다.
제3도에 이 구성을 표시한다.
제3도를 참조하여, 센스앰프 구동회로(210)에는 , AND 게이트(G1) 및 AND 게이트(G2) 출력을 받는 OR 게이트(G3)가 설치된다.
OR 게이트(G3)의 출력이 n-FET(25)의 게이트에 부여된다.
지연회로(100), AND 게이트(G1,G2)는 제2도에 표시하는 구성과 마찬가지이다.
이 구성의 경우, OR 게이트(G3)는 AND 게이트(G1, 및 G2)로 부터 부여되는 센스앰프 구동신호(ΦS,ΦS)를 통과 시킨다.
이 때문에, 제3도에 표시하는 구성에 있어서도, 전원 전압의 정격치에 따라서 n-FET(25)의 동작 타이밍을 다르게 할 수가 있어, 제2도에 표시하는 구성과 마찬가지의 효과를 얻을 수가 있다.
또한 제2도 및 제3도에 표시하는 구성에 있어서는 센스앰프를 구동하는 개시시각에 관한 제어에 관하여만 고려되고 있다.
그러나, 상술한 것과 같이, 신호선(17)에 있어서 전위 하강 속도를 다시금 늦추는 방법을 조합하여도 좋다.
이와 같은 구성으로서는, 예를 들면 제2도에 표시하는 n-FET(25')의 도통 저항을 크게 하고, n-FET(25')에 의한 신호선(17)의 방전 속도를 늦게하는 구성을 사용하면 좋다.
또, 단순히 신호선(17)에 있어서 전위하강 속도만에서 저 전원 전압화에 대처하는 경우에 있어서는, 제2도에 표시하는 구성에 있어서 지연회로(100)를 제외하고, n-FET(25')의 도통저항을 크게 하는 구성으로 하면 좋다.
이 경우, 신호선(17)의 방전에 요하는 시간이 예를 들면 100ns의 경우, 이 n-FET(25')의 도통 저항의 오더는 100㏀이다.
이와 같은 구성의 경우, 제4도의 점선(B)에 표시하는 것과 같이, 신호선(17)에 있어서 방전이 완만하게 되어, 센스앰프(50)의 감도를 개선할 수가 있어, 센스앰프를 안정하게 동작시킬 수가 있다.
규정신호(C,C')의 공급수단으로써는, 반도체 칩(CH)에 전용의 외부리드단자를 설치하고, 전원 전압의 정격치에 응하여 동작 속도 및 타이밍을 전환하는 신호(A)를 부여하는 것이 1개의 간단한 방법이다.
이 경우, 제1도에 표시하는 것과 같이, 센스 동작 속도 규정회로(200)는, 예를 들면 2단의 종속 접속된 인버터에 의하여 구성된다.
이 2단의 인버터의 각각으로 부터 출력 신호를 꺼내는 것에 의하여 규정신호(C,C')를 얻을 수가 있다.
상술의 설명에 있어서는, 우선 최초의 전원 전압의 정격차를 설정하고, 그 설정된 전원 전압치에 응하여 DRAM의 데이타 판독/기록 동작을 정확하게 행하는 수법에 관하여 기술하고 있다.
그러나, 통상의 계산기에 DRAM을 기억장치로써 사용하는 경우, 데이타의 판독/기록시 이외에 단순히 데이타를 유지하는 것만의 사용하는 방법이 행하여지는 경우가 있다.
이 경우, DRAM은 리플레시 동작만을 행하는 것이 된다.
이 때의 리플레시 동작시에 있어서 사이클 시간은 통상 15,6㎲로 설정되고, 고속 동작을 필요로 하지 않는다.
그러므로 상술과 같이 이같은 고속 동작을 필요로 하지 않는 리플레시 사이클시에 있어서 센스앰프의 동작 타이밍 및 동작속도를 늦게 하면, 전원 전압을 저감할 수가 있고, 메모리 시스템의 소비 전력을 저감하는 것이 가능하게 된다.
즉, DRAM의 동작 모드에 응하여 전원 전압을 변화시켜 이 변화시킨 전원 전압에 응하여 센스앰프의 동작 타이밍 및 동작속도로 변화시켜서 소비 전력화를 도모한다.
이 구성에 관하여 아래에 설명한다.
제5도에 이 동작모드에 응하여 전원 전압의 정격치를 변화시켜, 이것에 응하여 센스앰프의 동작속도 및 동작 타이밍도 변화시키는 구성에 있어서 제어 신호와 전원 전압과의 관계에 관하여 표시한다.
제5도에 표시하는 것과 같이, 시각(T0)~시각(T1)의 사이에 있어서는 통상의 데이타의 판독/기록 동작이 행하여 진다.
이 동작은 고속에서 행할 필요가 있기 때문에, 전원 전압(Vcc)는 5V로 설정되어 있어, 응하여 규정신호(C')가 ＂0＂, 규정신호(C)는 ＂1＂로 설정되고, 센스앰프로 고속으로 동작하고 있다. 시각(T1)에서 시각(T2)의 사이는 데이타 유지동작만이 행하여 지는 기간이다.
이 경우, 시각(T1)의 직전에 규정신호(C')를 ＂1＂, 규정신호(C)를 ＂0＂에 설정하고, 센스앰프의 동작을 늦게하며, 이어서 전원 전압(Vcc)을 3.6V로 강화시킨다.
이것에 의하여 DRAM은 저 전원 전압 동작 상태로 되고, 저 소비 전력에서 동작한다. 시각(T2)로부터 재차 통상의 데이타 판독/기록만을 행하는 경우에는, 이 시각(T2)직전에 전원 전압(Vcc)을 3.6V신 5V로 상승시켜, 다음에 규정신호(C')을 ＂0＂, 규정신호(C)를 ＂1＂로 하고, 센스앰프를 고속에서 동작 시킨다.
이 경우, DRAM의 동작 모드에 응하여 센스앰프의 동작속도/타이밍을 규정하는 신호(C,C')를 발생할 필요가 있다.
이 경우, 전원 전압의 정격치의 변화는, 외부에서 예를 들면 CPU(도시하지 않음)에 의하여 행하여 지나, 마찬가지로 이 동작 모드를 규정하는 신호에 의하여, 센스앰프의 동작을 전환하는 타이밍을 부여하는 신호가 발생한다. 제6도에 상술하는 것과 같은 DRAM의 동작모드에 응하여 센스앰프의 동작을 규정하는 신호(C,C')의 상태를 전환하는 구성을 표시한다. 제6도를 참조하여, 타이밍 검출 회로(130)는, 입력단자(81)를 사이에 두고 부여되는 열 어드레스 스트로브 신호(
Figure kpo00044
), 외부단자(82)를 사이에 두고 부여되는 행어드레스 스트로브 신호(RAS), 및 외부단자(83)를 사이에 두고 부여되는 기록 신호(
Figure kpo00045
)와를 받아, 이 받는 신호의 타이밍에 응하여 동작 모드를 규정하는 신호(T)를 발생한다. 이 타이밍 검출회로(130)는, 열 어드레스 스트로브 신호(
Figure kpo00046
) 행 어드레스 스트로브 신호(
Figure kpo00047
) 및 기록신호(
Figure kpo00048
)의 변화 타이밍이 통상의 타이밍과는 다른 타이밍인 경우에, 모드 지시신호(T)가 발생한다. 예를 들면 열 어드레스 스트로브 신호(
Figure kpo00049
)가 ＂L＂레벨에의 내려간 후에, 기록신호(W)및 행 어드레스 스트로브 신호(RAS)가 다함께 ＂L＂레벨로 되는 경우에 지시 신호(T)가 발생된다. 다른 타이밍으로써는, 예를 들면 오토 리플레시 동작시등에 있어서 행하여지고있는 CAS버퍼 RAS 또한 기록지시 상태에 있어서 신호(T)가 발생된다. 전환 신호 발생회로(120)는, 타이밍 검출회로(130)로부터의 모드 지시 신호(T)와 외부단자(P0)를 사이에 두고 부여되는 외부 어드레스 신호(A0)와의 응답하여, 규정 신호(C,C')를 발생한다. 이 경우, 데이타 유지 동작모드에 있어서는 외부 어드레스 핀(P0)는 미사용 상태로되므로, 이 어드레스 입력 핀 단자(P0)가 센스앰프 동작 규정 지시 신호 입력 단자로써 사용된다.
전환 신호 발생회로(120)는, 외부 어드레스 신호(A0)가 ＂H＂의 경우에 신호 (T)에 응답하여 규정신호(C,C')가 각각 ＂0＂,＂1＂로 되는 신호를 발생한다. 제7도에 제13도에 표시되는 전환 신호 발생 회로(120)의 구성의 한예를 표시한다. 제7도를 참조하여, 전환 신호 발생 회로(120)는, n-FET(Q,96), p-FET(Q 97), 인버터 (G5~G8) 및 완 쇼트 펄스 발생회로(123)를 포함한다. 완쇼트 펄스 발생 회로(123)는, 단자(124)를 사이에 두고 부여되는 모드 검출 신호(T)에 응답하여 소정의 펄스 폭을 가지는 정극성의 펄스를 발생한다.
n-FET(Q96)는, 완쇼트 펄스 발생회로(123)로부터의 펄스 신호에 응답하여 온 상태로되고, 단자(P0)를 사이에 두고 부여되는 어드레스 신호(Q0)를 통과시킨다.
인버터(G5,G6)는 래치 회로(125)를 구성하고있고, n-FET(Q96)를 사이에 두고 부여된 어드레스 신호(A0)를 래치 한다.
p-FET(Q97)는, 단자(124)를 사이에 두고 부여되는 동작 모드 지시 신호(T)가 ＂L＂일때에 온상태로 되고, 래치 회로(125)의 출력부인 노드(N5)를 전원 전압(Vcc)레벨로 충전한다. 래치 회로(125)의 출력 모드(N5)에 2단의 종속 접속된 인버터(G7,G8)가 설치된다. 인버터(G7)로부터 규정 신호(C')가 출력되고, 인버터(G8)로부터 규정신호(C)가 출력된다. 다음에 동작에 관하여 설명한다. 전원 전압(Vcc)이 5V의 통상의 동작시에 있어서 데이타의 판독/기록 동작 모드시에 있어서는, 신호(T)는 ＂L＂레벨이다. 이것에 의하여, 온쇼트 펄스 발생 회로(123)의 출력도 ＂L＂레벨이고, n-FET(Q96)는 오프 상태이다.
한편, p-FET(Q97)는 온상태이며, 이것에 의하여 래치 회로(125)의 출력 노드(N5)는 전원 전압(Vcc)레벨의 ＂H＂레벨에 고정된다.
이 결과, 인터버(G7)로부터 출력되는 규정신호(C')가 ＂L＂레벨로 되고, 인버터 (G8)로부터 출력되는 규정신호(C)는 ＂H＂레벨로 된다.
이것에 의하여, 센스앰프는 상술하는 것과 같이 고속에서 동작한다. 데이타 유지 동작 모드시등의 저 전원 전압 동작시에 있어서는, 신호(T)가 ＂L＂레벨로부터 ＂H＂레벨로 변화한다.
이 신호(T)의 레벨 변화에 응답하여 완쇼트 펄스 발생회로(123)로부터 정극성의 단발 펄스가 발생되고, n-FET(Q96)가 온상태로된다. 한편, p-FET(Q97)는 오프 상태로 되어 있다. 이때, 외부 핀 단자(P0)에 어드레스 신호(A0)가 부여되어 있으면, 이 부여되어있는 어드레스 신호(A0)는 래치 회로(125)에 넣어져서 래치된다. 어드레스 신호(A0)가 ＂H＂레벨일때에는, 출력 노드(N5)의 전위는 ＂L＂레벨로 되고, 응하여 규정 신호(C')가 ＂H＂레벨, 규정 신호(C)가 ＂L＂레벨로 된다. 이것에 의하여, 센스앰프의 동작 타이밍 및 동작속도가 늦어지게 된다.
한편, 이 경우에 있어서 어드레스 신호(A0)가 ＂L＂레벨이면, 래치회로(125)의 출력 노드(N5)는 ＂H＂레벨이며, 규정신호(C)는 ＂H＂레벨, 규정신호(C')는 ＂L＂레벨 그대로이며, 통상 동작시와 마찬가지의 상태를 유지한다. 또한, 래치 회로(125)의 출력 노드(N5)는 예를 들면 전원 투입시 또는 5V전원에의 복귀시에 발생되는 리세트 신호(Reset)에 응답하여 리세트되고, 5V전원 동작시 및 전원 투입 직전은 ＂L＂레벨에 설정된다.
제8도에, 제6의 타이밍 검출회로(130)의 구체적 구성의 한 예를 표시한다. 제8도를 참조하여, 타이밍 검출회로(130)는 n-FET(Q101~Q104), 인버터(G9~ G13, G16,G17), AND게이트(14,15) 및 완쇼트 펄스 발생회로(131)를 포함한다. 완쇼트 펄스 발생 회로(131)는, 외부단자(82)를 사이에 두고 부여되는 행 어드레스 스트로브 신호(RAS)를 인버터(G13)를 사이에 두고 받아, 신호(RAS)의 ＂L＂레벨에의 이행(인버터(G13)출력의 ＂H＂레벨에의 이행)에 응답하여 소정의 펄스 폭을 가지는 정극성의 단발 펄스를 발생한다.
AND게이트(G14)는, 열 어드레스 스트로브 신호(CAS) 및 기록지시 신호(W)를 각각 인버터(G17,G16)를 사이에 두고 받는 것과 아울러 완 쇼트 펄스 발생 회로(131)로부터의 출력을 받는다.
따라서, AND게이트(G14)로부터는 신호(CAS,W)가 다함께 ＂L＂레벨일때에 온쇼트 펄스 발생 회로(131)로 부터의 단발 펄스를 통과 시킨다. n-FET(Q181)는, AND게이트(G14)로부터의 완쇼트 펄스(OP)에 응답하여 온상태로 되고, 외부단자(81)로부터 신호(CAS)를 통과시킨다. n-FET(Q102)는, AND게이트(G14)로부터의 완쇼트 펄스(OP)에 응답하여 온 상태로 되고, 외부단자(83)를 사이에 두고 부여되는 신호(W)를 통과시킨다. 인버터(G9,G10)는 인버터 래치(132)를 구성하고, n-FET(Q101)출력을 래치한다. 인버터(G11,G12)는 인버터 래치(133)를 구성하고 n-FET(Q102)출력을 래치한다. AND게이트(G15)는 인버터 래치(132,133)의 출력을 각각 받아, 모드 지시신호(T)를 출력한다. 인버터 래치(132,133)의 각각에는 리세트 신호(Reset)에 응답하여 온 상태로 되고, 각 출력 노드(N7,N8)를 접지 전위(GND)레벨에 설정하는 n-FET(Q103,Q104)가 설치된다.
다음에, 제8도에 표시하는 타이밍 검출회로(130)의 동작을 그 동작 파형도인 제9도 및 제10도를 참조하여 설명한다. 우선 전원 투입 또는 5V전원 복귀 직후에 있어서는 리세트 신호(Reset)에 의하여 n-FET(Q103,Q104)는 온 상태로 되고, 토드(N7,N8)전위를 ＂L＂레벨에 설정한다.
이것에 의하여 신호(T)의 레벨은 ＂L＂레벨로 된다. 외부 단자(82)에 인가 되는 행 어드레스 스트로브 신호(RAS)가 ＂L＂레벨로 내려가면, 완쇼트 펄스 발생회로(131)로부터 단발 펄스가 발생된다. 이때 기히 신호(CAS,W)가 다함께 ＂L＂레벨 이면, AND게이트(G14)로부터는 단발 펄스(OP)가 출력된다.
이것에 의하여 n-FET(Q101,Q102)가 온상태로 된다. 이것에 응답하여 외부단자(81,83)에 각각 부여되어 있는 열 어드레스 스트로브 신호(CAS) 및 기록 지시 신호(W)가 각각 래치 회로(132,133)에 집어 넣어 진다.
DRAM이 통상의 데이타의 판독/기록 동작을 행하는 경우에 있어서는, 열 어드레스 스트로브 신호(CAS)는 행 어드레스 스트로브 신호(RAS)가 ＂L＂레벨로 내려간 후에만, ＂L＂레벨에 이행하는 것이 허가된다. 이 때문에 이 통상의 데이타 판독/기록 동작 모드시(전원 전압(Vcc)이 5V의 경우), 행 어드레스 스트로브 신호(RAS)가 ＂L＂레벨로 내려간 시점(t)에 있어서는, 열 어드레스 스트로브 신호(CAS) 및 기록신호(W)는 다함께 ＂H＂레벨이다. 이 때문에, AND게이트(G14)로부터는 완쇼트 펄스(OP)는 발생되지 않고, n-FET(Q101,Q102)는 다함께 오프 상태로 된다. 따라서, 인버터 래치(132 ,133)의 출력 노드(N7,N8)는 리세트 신호(Reset)에 응답하여 기히 ＂l＂레벨이 된 상태를 유지하고 있다. 이것에 의하여, AND게이트(G15)로부터는 ＂L＂레벨의 신호가 출력된다. 또한, 이 경우 통상의 동작 모드시에 있어서는, 신호(CAS), 신호(W)가 다함께 데이타 기록시에 있어서 ＂L＂레벨로 이행하는 상태가 존재한다. 그러나, 완쇼트 펄스 발생 회로(131)가 발생하는 펄스폭이 이 신호(RAS)가 ＂L＂레벨에 내려가서 이어서 신호(CAS,W)가 ＂L＂레벨로 내려갈때까지의 사이의 시간보다도 짧은 시간에 설정되어 있으면, 상술과 같이, n-FET(Q101,Q102)는 다함께 오프 상태로 되고, 신호(T)는 ＂L＂레벨 그대로이다. 데이타 유지 등의 저 전원 전압 동작시에 있어서는, 제10도에 표시하는 것과같이, 신호(RAS)가 ＂L＂레벨로 내려가는 시점(t)보다도 앞서 신호(CAS,W)가 다함께 ＂L＂레벨로 설정된다.
이것에 의하여, 신호(RAS)의 내려감에 응답하여 완쇼트 펄스 발생 회로(131)로부터 발생된 펄스는 AND게이트(G14)를 통과하고, 단발 펄스(OP)로써 n-FET(Q101.Q102)의 게이트에 전달된다.
이것에 의하여, 외부단자(81,83)에 인가되어 있던 신호(CAS,W) 각각 인버터 래치(132,133)에 집어 넣어져서 래치된다.
이 신호(CAS,W)가 다함께 ＂L＂레벨에 있기때문에, 노드(N7,N8)전위는 다함께 ＂H＂레벨로 되고, AND게이트(G15)로부터 발생되는 타이밍 검출 신호(T)의 전위 레벨도 ＂H＂레벨로 된다.
이것에 의하여, 센스앰프의 동작 타이밍 및 동작속도가 저 전원 전압에 대응한 것에 설정된다. 이 저 전원 전압 동작으로부터 통상의 데이타 판독/기록 동작 모드에 복귀하기 위하여는, 리세트 펄스(Reset)를 발생시키는 것에 의하여 행하여 진다. 또한 상기 실시예에 있어서는 어느 경우에 있어서도 센스앰프의 동작 속도 및/또는 동작 타이밍을 규정하기 위하여 전원 전압의 정격치에 응한 제어 신호(A)를 외부 핀을 사이에 두고 부여되는 구성으로 하고 있다.
이것에 대신하여, 외부로부터 센스앰프의 동작을 지시하는 신호를 인가하지 않고 이 신호를 내부에서 발생시키는 것도 가능하다.
이 센스앰프 동작 규정 신호를 내부에서 발생시키는 구성의 한예를 제11도에 표시한다. 제11도를 참조하여 이 발명의 또 다른 실시예인 DRAM에서는, 외부로부터 인가되는 전원 전압(Vcc)를 받는 패드(PA)에 전위 검출 회로(300)가 접속된다. 전위 검출 회로(300)는 패드(PA)로부터의 전원 전압(Vcc)이 통상의 전원 전압인가 저 전원 전압 인지를 판정하고, 이 판정결과에 응한 신호를 센스 동작 지시신호로하며 센스동작 속도 규정 회로(200)에 인가한다. 이 전위 검출 회로(300)의 구성으로써는, 통상의 동작 전원 전압(5V)과 저 전원 전압(예를 들면 3.6V)과의 사이의 전압치를 기준전압으로써 사용하고, 이 기준 전압과 패드(PA)에 부여되는 동작 전원 전압(Vcc)과의 대소 비교를 행하고, 이 비교결과에 의거하여 동작 지시 신호(A)를 발생하는 구성이 가장 단순한 형태로써 생각되어 진다.
이 구성의 경우, 센스앰프의 동작을 전원 전압의 정격치에 응하여 규정하기 위하여 외부 핀 단자를 설치할 필요가 없고, 전원전압(Vcc)의 레벨에 응하여 정확하게 센스앰프의 동작 속도 및 타이밍을 규정하는 것이 가능하게 된다.
이 제11도에 표시하는 회로 구성은, 제6도에 표시하는 회로에도 적용가능하며, 이 전위 검출 회로(300)출력을 제6도의 전환 신호 발생 회로(120)에 인가하는 구성으로하면 특히 DRAM의 동작 모드에 응하여 어드레스 신호를 설정할 필요는 없고, 단순히 전원 전압의 전환 및 제어 신호(CAS, RAS 및 W)의 타이밍 설정 만으로 센스앰프의 동작을 규정하는 것이 가능하며, 보다 간단한 제어 회로에서 센스앰프를 구동하는 것이 가능하게 된다.
또한 상기 실시예의 어느것에 있어서도 전원 전압의 정격치로써 2종류가 사용되고, 이 2종류의 전원 전압에서 DRAM을 동작시키는 경우의 구성에 관하여 설명하고 있다. 그러나, 3종류의 전원 전압의 정격치의 각각에 대하여 DRAM을 정확하게 동작시키는 것도, 센스앰프의 동작 개시 타이밍을 각각에 응하여 설정할 수가 있다면 용이하게 가능하게 된다. 또한, 상기 실시예에 있어서는 센스앰프로써는 저전위측의 비트선의 방전동작에 관하여만 설명하고 있다.
그러나 이 경우, 고 전위측 비트선 충전용 p채널 FET로부터 이루어지는 센스앰프의 동작 타이밍 및 동작 속도로 n-FET 센스앰프 동작에 적합하도록 되어, 마찬가지로 늦어지게 된다.
이 구성은, 예를 들면 p채널 MOSFET 센스앰프의 구동신호선에 대하여도 제2도 또는 제3도에 표시하는 구성과 마찬가지의 구성이 접속된다. 이상과 같이 이 발명에 의하면 센스앰프의 동작 속도 및/또는 동작 타이밍을 DRAM전원 전압의 정격치에 응하여 변경 가능하도록 하였으므로 복수의 정격치의 전원 전압의 각각에 대하여도 정상으로 메모리 셀 데이타의 검지 증폭을 행 할수가 있고, 1개의 동일한 칩 설계시방에서 복수의 정격 전원 전압을 가지는 DRAM을 얻는 것이 가능하게 된다.
또, DRAM의 동작 모드에 응하여 그 전원 전압 정격치를 변경하고 응하여 센스앰프의 동작도 늦게하도록 구성한 경우, DRAM에 있어서 소비 전력을 대폭으로 저감 할 수가 있다.

Claims (8)

  1. 행열의 매트릭스 상으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리 셀(1)의 일열이 접속되는 복수의 비트선(2,7 BL0,/BL0~BLm,/BLm)과, 동작전원전압으로서 기능하는 전원전압을 갖는 다이나믹·랜덤·액세스·메모리에 있어서, 상기 복수의 비트선(2,7 BL0,
    Figure kpo00050
    ~BLm,
    Figure kpo00051
    )의 각각에 대하여 설치하고, 대응의 비트선(2,7 BL0,
    Figure kpo00052
    ~BLm,
    Figure kpo00053
    )의 전위를 검지하여 증폭하는 센스수단(SA,50)과, 동작 타이밍 규정신호에 응답하여 상기 센스수단(SA,50)의 동작 속도 및 동작개시 타이밍의 적어도 한쪽의 규정하는 동작규정신호를 발생하는 동작규정수단(200)과, 상기 동작규정신호와 센스 수단활성화 신호에 응답하여 상기 동작규정신호가 규정하는 적어도 한쪽의 동작개시 타이밍에 따라서 상기 센스 수단(SA,50)을 구동하는 구동 수단(210)을 구비하되, 상기 구동수단(210), 상기 센스 수단 활성화 신호(ΦSO)과 상기 동작 규정신호(C)에 응답하여 상기 센스 수단(SA,50)을 활성화하는 제1의 제어수단[(G1,25, (G1,G3, 25)]과, 상기 센스 수단 활성화 신호(ΦSO)를 소정시간 지연시켜, 지연된 활성화신호(Φ'SO)를 발생시키는 지연수단 (100)과, 상기 지연된 활성화 신호(nΦ'SO)와 상기 동작 규정 신호(C')에 응답하여 상기 센스수단(SA,50)을 활성화시키는 제2의 제어수단[(G2,25'),(G2,G3,25)]을 구비하고, 상기 동작 규정 신호(C)(C')는 상기 제1및 제2의 제어 수단[(G1,25),(G1,G3,25)][(G2,25'),(G2,G3,25)]의 한쪽만을 활성화하는 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  2. 행열의 매트릭스 상으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리 셀(1)의 일열이 접속되는 복수의 비트선(2,7 BL0,BL0~BLm,BLm)과, 동작전원전압으로서 기능하는 전원전압을 갖는 다이나믹·랜덤·액세스·메모리에 있어서, 상기 복수의 비트선(2,7 BL0,BL0~BLm,BLm)의 각각에 대하여 설치되고, 대응의 비트선의 전위를 검지하여 증폭하는 센스수단(SA,50)과, 동작 타이밍 규정신호에 응답하여 상기 센스수단(SA,50)의 동작속도 및 동작개시타이밍의 적어도 한쪽을 규정하는 동작규정신호를 발생하는 동작규정수단(200)과, 상기 동작규정신호와 센스수단활성화 신호에 응답하여 상기 동작규정 신호가 규정하는 적어도 한쪽의 동작 속도 및 동작개시 타이밍에 따라서 상기 센스 수단(SA,50)을 구동하는 구동 수단(210)을 구비하되, 상기 구동수단(210), 상기 센스수단 활성화 신호(ΦSO)은, 상기 동작 규정신호(C)에 응답하는 제1의 활성화 신호를 발생하는 제1의 활성화수단(G1)과 상기 센스수단 활성화 신호(ΦSO)를 소정시간 지연시켜서 지연활성화신호(ΦSO)를 발생시키는 지연수단(100)과, 상기 지연활성화 신호(ΦSO)와 상기 동작규정신호(C')에 응답해서 제2의 활성화 신호를 발생하는 제2의 활성화수단(G2)과 상기 센스수단(SA,50)을 구동하는 신호선(17)과 상기 제1의 기준전위 사이에 설치하되, 상기 센스수단(SA,50)을 구동하는 구동소자(25) 및, 상기 제1 및 제2의 활성화신호에 응답하여 상기 구동소자(25)를 활성화하는 수단(G3)을 구비한 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  3. 행열의 매트릭승으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리셀(1)의 일열이 접속된 복수의 비트선(2,7 BL0,
    Figure kpo00054
    ~BLm,
    Figure kpo00055
    )과, 동작전원전압으로 기능하는 전원전압을 갖는 다이나믹.랜덤. 액세스.메모리에 있어서, 상기 복수의 비트선(2,7 BL0,
    Figure kpo00056
    ~BLm,
    Figure kpo00057
    )의 각각에 대하여 설치하되, 대응의 비트선의 전압을 검지하여 증축하는 센스수단(SA,50)과 상기 다이나믹·랜덤·액세스·메모리의 외부에서 제공된 전원 전압을 검출하여 검출신호를 발생하는 전위검출수단(300)과, 상기 검출신호에 응답하여상기 센스수단(SA,50)의 동작속도 및 동작개시 타이밍의 적어도 한쪽을 규정하는 제어신호를 발생하는 동작규정수단(200)과, 상기 동작규정수단 (200)으로 부터의 제어신호와 센스수단활성화 신호에 응답하여 상기 제어신호가 규정하는 적어도 한쪽의 동작속도 및 동작개시 타이밍에 따라서 상기 센스수단(SA,50)을 구동하는 구동수단(210)을 구비하되, 상기 구동수단(210)은, 상기 센스수단 활성화 신호(ΦSO)과 상기 제어신호(C)에 응답하여 상기 센스 수단(SA,50)을 활성화 하는 제1의 제어수단 [(G1,25),(G1,G3,25)]과, 상기 센스수단 활성화 신호(ΦSO)를 소정시간 지연시키는 지연수단(100) 및, 상기 지연수단(100)에서의 신호(Φ'SO)와 상기 제어신호 (C')에 응답하여 상기 센스 수단(SA,50)을 활성화하는 제2의 제어수단[(G2,25'), (G2,G3,25)]을 구비한 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  4. 행열의 매트릭스 상으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리셀(1)의 일열이 접속된 복수의 비트선(2,7 BL0,
    Figure kpo00058
    ~BLm,
    Figure kpo00059
    )과, 동작전원전압으로서의 복수의 정격전압을 갖는 다이나믹·랜덤·액세스·메모리에 있어서, 상기 복수의 비트선(2,7 BL0,
    Figure kpo00060
    ~BLm,
    Figure kpo00061
    )의 각각에 대하여 설치하고, 대응의 비트선의 전위를 검지하여 증폭하는 센스 앰프(SA,50)와, 상기 다이나믹·랜덤·액세스·메모리의 외부에서 제공된 전원전압을 검출하여, 이 검출결과에 따라서 검출신호를 발생하는 전위검출수단(300)과, 이 전위검출수단(300)에서의 검출신호에 응답하여 상기 센스수단(SA,50)의 동작속도 및 동작개시 타이밍의 적어도 한쪽을 규정하는 제어신호를 발생하는 동작 규정수단(200)과, 이 동작규정수단(200)에서의 제어신호와 센스수단 활성화 신호에 응답하여 상기 제어신호가 규정하는 적어도 한쪽의 동작속도 및 동작개시 타이밍에 따라서 상기 센스수단(SA,50)을 구동하는 구동수단(210)을 구비하되, 상기 구동수단(210)은, 상기 센스수단(SA,50)을 구동하는 신호선(17)과 제1의 기준전위의 사이에 설치되어서 상기 센스수단(SA,30)을 구동하는 구동소자(25)와, 상기 센스수단 활성화신호(ΦSO)와 상기 제어신호(C)에 응답해서 제1의 활성화 신호(Φ'SO)를 발생하는 제1의 제어수단(G1)과, 상기 센스수단 활성화 신호(ΦSO)를 소정시간 지연시켜서 지연된 활성화 신호(Φ'SO)를 발생하는 지연수단 (100) 과, 상기 지연수단(100)에서의 활성화 신호(Φ'SO)와 상기 제어신호 (C')에 응답해서 제2의 활성화 신호를 출력하는 제2의 제어수단(G2) 및, 상기 제1 및 제2의 활성화 신호에 응답해서 상기 구동소자 (25)를 활성화하는 수단(G3)을 구비한 것을 특징으로 하는 다이나 믹·랜덤·액세스·메모리.
  5. 행열의 매트릭스 상으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리셀(1)의 일열이 접속된 복수의 비트선(2,7 BL0,
    Figure kpo00062
    ~BLm,
    Figure kpo00063
    )과, 동작전원전압으로서 기능하는 전원 전압을 갖는 다이나믹.랜덤. 액세스.메모리에 있어서, 상기 복수의 비트선(2,7 BL0,/BL0~BLm,/BLm)의 각각에 대하여 설치하고, 대응의 비트선의 전위를 증폭하는 센스수단(SA,50)과, 동작타이밍 규정신호(C),(C')와 센스수단 활성화신호(ΦSO)에 응답하여 상기 전원전압이 제1의 크기인 때에 동작특성 지시신호(ΦS)를 출력함과 동시에, 상기 전원전압이 제1의 크기 보다도 작은 제2의 크기인때에 상기 동작특성 지시신호를 메모리 액세스신호보다 소정시간 지연시켜서 출력(Φ'S)하는 동작특성 지시신호 발생수단[(100,G1,G2),(100,G1,G2,G3)]과, 상기 동작특성지시신호(ΦS),(Φ'S)에 응답해서 상기 동작전원전압의 크기에 따른 타이밍에서 상기 센스수단을 활성화하는 활성화 수단[(G3,25)(25,25')]을 구비한 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  6. 행열이 매트릭스상으로 배열된 복수의 메모리 셀(1)과, 각각에 상기 복수의 메모리셀(1)의 일열이 접속된 복수의 비트선(2,7 BL0,BL0~BLm,BLm)을 갖고, 복수의 정격전압을 동작전원전압으로 갖는 다이나믹·랜덤·액세스·메모리에 있어서, 상기 복수의 비트선(2,7 BL0,
    Figure kpo00064
    ~BLm,
    Figure kpo00065
    )의 각각에 대해 설치하고, 대응의 비트선의 전위를 증폭하는 센스 수단(SA,50)과, 상기 다이나믹·랜덤·액세스·메모리의 외부에서 제공된 전원전압을 검출하고, 이 검출결과에 응답하여 검출신호를 발생하는 전위검출수단(300)과, 이 전위 검출수단(300)에서의 검출신호와 센스수단 활성화 신호(ΦSo)에 응답하여, 상기 전원전압이 제1의 크기인 때에 제어신호(ΦS)를 출력함과 동시에, 상기 전원전압이 제1의 크기보다도 작은 제2의 크기인 때에 상기 제어신호(ΦS)를 메모리 액세스 신호보다 소정시간 지연시켜서 출력(Φ'S)하는 제어신호 발생 수단[(100,G1,G2), (100,G1,G2,G3)]과, 상기 제1 및 제2의 제어신호(ΦS)(Φ'S)에 응답하여 상기 동작 전원전압의 크기에 따른 타이밍에서 상기 센스 수단을 활성화하는 활성화수단 [(G3,25),(25,25')]을 구비한 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  7. 행열의 매트릭스상으로 배열된 복수의 메모리셀(1)과, 이들 복수의 메모리셀 (1)의 열에 각각이 접속된 복수의 비트선(2,7 BL0,
    Figure kpo00066
    ~BLm,
    Figure kpo00067
    )과, 상기 복수의 비트선의 각각에 대하여 설치하고, 활성화 신호에 응답하여 대응의 비트선의 권위를 검지하여 증폭하는 센스 앰프(SA,50)와, 주기적 클록신호를 제공하는 클록수단(CG)과, 상기 클록신호를 받아서, 또한 동작전원전압의 크기에 응답하여 상기 동작전원 전압이 제1의 크기인 때에 상기 활성화 신호를 제공하고, 상기 동자전원전압이 제1의 크기보다 작은 제2의 크기인 때에 상기 활성화 신호를 소정시긴 지연시켜서 출력하는 센스 앰프 동작 타이밍수단(200,201)을 구비하여서, 상기 센스 앰프의 활성화는, 상기 동작 전원전압의 크기에 따라서 상기 클록신호에 대하여 선택적으로 지연시키는 것을 특징으로 하는 다이나믹·랜덤·액세스·메모리.
  8. 행열의 매트릭스상으로 배열된 복수의 메모리셀(1)을 포함하는 메모리어레이 (MA)와, 각열에 대응하여 배치되어, 각각에 대응의 열에 있는 복수의 메모리셀(1)이 접속되는 복수의 비트선쌍 (2,7 BL0,
    Figure kpo00068
    ~BLm,
    Figure kpo00069
    )과, 상기 복수선쌍의 각각에 대하여 설치되고, 대응의 비트선쌍의 신호전위를 차등적으로 증폭하는 센스 앰프(SA,50)와, 데이타 판독 및 기입시에 선택된 메모리시각의 액세스가 행하여지는 통상 동작시에는 제1의 레벨전압을, 상기 메모리셀(1)에 격납된 데이타를 유지하는 데이타 유지 모드시에는 상기 제1의 레벨전압 보다 낮은 제2의 레벨전압을 받는 전원노드(PA)와, 센스 앰프 활성화 신호를 소정지연 지연시키는 지연수단(100)과, 상기 통상동작모드와 데이타유지모드의 한쪽을 지시하는 모드신호에 응답해서 상기 센스 앰프 활성화 신호와 상기 데이타 유지모드시에는 상기 제2의 레벨에 있는 센스 앰프 구동신호를 발생하는 선택수단[(25,25'),(G3,25)]과, 상기 선택수단에서의 센스 앰프 구동신호에 응답해서 상기 센스 앰프(SA,50)를 구비한 다이나믹·랜덤·액세스·메모리.
KR1019900006249A 1989-05-19 1990-05-03 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 KR930010938B1 (ko)

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