KR910002500B1 - 감지동작 타이밍 검출회로를 구비한 반도체 메모리장치 - Google Patents

감지동작 타이밍 검출회로를 구비한 반도체 메모리장치 Download PDF

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마고또 야나기사와
야스히로 다까다
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후지쓰 가부시끼가이샤
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Description

감지동작 타이밍 검출회로를 구비한 반도체 메모리장치
제1도는 본 발명의 실시예에 따른 반도체 메모리장치를 도시하는 회로도.
제2도는 제1도에 도시한 장치에 사용된 타이밍회로의 예를 도시하는 회로도.
제3도는 제2도에 도시한 타이밍회로의 동작을 설명하는 파형도.
제4도는 제1도에 도시한 장치에 사용된 타이밍회로의 또다른 예를 도시하는 회로도.
제5도는 제4도에 도시한 회로의 동작을 설명하는 파형도.
제6도는 본 발명의 또다른 실시예에 따른 반도체 메모리장치를 도시하는 회로도.
제7도는 제6도세 도시한 장치의 동작을 설명하는 파형도.
제8a도는 종래 반도체 메모리장치를 도시하는 회로도.
제8b도는 제8a도에 도시한 장치의 동작을 설명하는 파형도.
제9도는 제8a도에 도시한 장치에 사용된 종래 타이밍회로를 도시하는 회로도.
제10도는 제9도에 도시한 종래 회로의 동작을 설명하는 파형도.
* 도면의 주요부분에 대한 부호의 설명
Q1∼Q2: 트랜지스터 C : MOS 콘덴서
CE : 메모리셀 SA : 센스 증폭기
WD : 워드 디코더 TC : 타이밍회로
본 발명은 반도체 메모리장치에 관한 것으로, 특히 1-트랜지스터 1-콘덴서형 메모리셀을 사용하는 반도체 메모리장치의 개량에 관한 것이다.
1-트랜지스터 1-콘덴서형 메모리셀로 구성된 반도체 메모리장치는 잘알려져 있으며, 예를들어 1981.2.9일에 일본에서 공고된 일본특허 공고번호 56-6072에 서술되어 있다.
1-트랜지스터 1-콘덴서형 반도체 메모리장치에 있어서, 각 메모리셀은 워드선과 한쌍의 비트선중의 하나에 연결된다. 메모리셀은 전송게이트로서 동작하는 1-트랜지스터 및 데이타 저장용 1-콘덴서에 의해 구성된다.
접적도를 증가시키기 위하여 보통 저 저항을 갖는 알루미늄으로 형성된 워드선의 폭은 좁아지며 이는 큰배선저항을 가져오며, 만약 알루미늄보다 큰 저항을 갖는 폴리실리콘에 의해 워드선이 형성될경우 배선저항은 더욱 커질것이다. 게다가 배선저항은 모든 반도체 메모리장치에 있어 일정하기 않을 뿐만 아니라 장치의 제조공정에 따라 변화한다.
각 워드선은 워드 디코더에 의해 구동되며 수개의 메모리셀은 워드선에 연결된다. 워드선을 구동함에 의해 워드선에 연결된 각 메모리셀에 저장된 전하는 대응 비트선으로 플러나간다. 그다음 센스 증폭기는 한쌍의 비트선 사이의 전위차를 증폭하도록 동작한다.
상술한 것처럼 워드선의 배선저항 때문에, 센스 증폭기가 동작되는 타이밍은 메모리셀에서 비트선에 실제로 흐르는 데이타의 증폭을 확실하게 하도록 충분히 지연될 것이다.
종래 1-트랜지스터 1-콘덴서형 반도체 메모리장치에서, 센스 증폭기의 동작 타이밍은 추정지연시간에 의해 결정된다. 추정지연시간은 수개의 반도체 메모리장치에 있는 모든 워드선 사이의 가장긴 지연시간을 추정하고, 제조공정 또는 큰 배선저항에 기인하여 발생하는 변화를 고려함으로서 결정된다. 그러므로 종래 반도체 메모리장치는 워드 디코더로부터 가장 멀리 떨어진 워드선상의 점에서의 전위가 그점에 연결된 메모리셀의 전송게이트 트랜지스터를 개방하도록 충분히 상승한 후에도, 센스 증폭기는 추정지연시간이 경과될 때까지 동작되지 않는 결점이 있다. 만약 추정지연시간이 너무길 경우, 판독 타이밍 또한 너무 지연된다.
상기 문제를 해결하기 위한 본 발명의 목적은 워드선상의 전위를 검출하기 위한 검출회로를 제공함에 의해 반도체 메모리장치의 억세스 시간을 개선한데 있다.
상기 목적을 성취하기 위하여 워드선, 한쌍의 비트선, 워드선과 한쌍의 비트선중의 하나사이에 연결된 1-트랜지스터 1-콘덴서형 메모리셀 및 한쌍의 비트선 사이에 연결된 센스 증폭기를 구비한 반도체 메모리장치가 본 발명에 따라 제공된다. 반도체 메모리장치는 워드선상의 가장 긴 상승시간에서의 전위가 메모리셀에 있는 트랜지스터의 드레스홀드전압에 비트선의 예비충전 전위를 더한값을 초과한 것을 검출하기 위한 검출회로를 포함한다. 그점에서의 전위상승시간은 워드선상의 임의의 점에서 가장 길며, 센스 증폭기는 검출회로로부터의 검출신호 출력에 의해 구동된다.
본 발명의 실시예의 이해를 돕기 위하여 종래 반도체 메모리장치가 제8a 내지 10도를 참조로 하여 먼저 서술될 것이다.
제8a도는 종래 1-트랜지스터 1-콘덴서형 메모리셀 구조를 도시한다. 제8a도는 하나의 메모리셀과 겹친(folded) 비트선 구조로된 메모리셀의 주변회로를 나타내며, 이때 한쌍의 비트선(BL 및
Figure kpo00001
)은 센스 증폭기(SA)에 대하여 겹쳐지며, 워드선(WL)은 비트선에 수직으로 지나간다. 메모리셀(CE)은 워드선(WL)과 비트선(BL)사이에 제공된다. 제8a도에서 도면을 간단하게 하기 위해 단지 하나의 메모리셀(CE)만이 표시되었으나, 실제로는 수개의 메모리셀(CE)이 브트선과 워드선 사이의 매다른 교차점에 제공된다. 메모리셀(CE)은 MOS 트랜지스터(TR)로 구성된다. 데이타 논리는 메모리셀(CE)의 MOS 콘덴서(C)에 전하가 있는지의 여부에 달려있다. 메모리셀(CE)은 증폭기능을 갖지 않으며, MOS 트랜지스터(TR)는 게이트로서 간단하게 동작한다. 메모리셀 동작에 있어서, 데이타 판독, 데이타 기입 또는 리프레싱(refreshing)은 워드선(WL)을 선택함에 의해 수행된다. 판독동작에 있어서, 비트선(BL 및 BL)은 클록신호(ψP)에 의해 예비충전 트랜지스터(PT)를 도전시킴에 의해 미리 에비충전된다. 워드선(WL)이 선택될때 비트선(BL)의 전위는 비트선(BL)에 연결된 메모리셀(CE)에 있는 전하의 저장상태에 따라 변하거나 변하지 않을 수 있다. 데이타는 센스 증폭기(SA)에 의해 선택된 비트선의 전압변화를 증폭시킴에 의해 판독된다. 리프레싱은 워드선을 선택함과 판독동작을 끝냄에 의해 수행된다.
그러한 1-트랜지스터 1-콘덴서형 메모리셀 어레이에서, 비트선(BL)이 약 1/2Vcc로 예비충전될때, 셀 트랜지스터는 워드선이 1/2Vcc+Vth를 초과한후에야 온되며, 따라서 제8b도에 도시한 것처럼 전하는 셀에서 비트선으로 흐르며 메모리셀에 기억된 데이타 "1"은 비트선(BL)으로 전송된다. 그다음 센스 증폭기(SA)는 비트선(BL 및
Figure kpo00002
)사이의 미세한 전압차를 증폭하도록 동작한다.
워드선(WL)은 일반적으로 작은 전기저항을 갖는 알루미늄으로 형성된다. 그러나 메모리셀 어레이의 집적도의 증가때문에, 워드선의 배선폭은 좁아지며 배선은 어쩔수 없이 길어지며, 따라서 배선저항은 크게된다. 만약 워드선이 알루미늄 배선보다 큰 저항을 갖는 다결정 실리콘등으로 형성될 경우, 저항은 더욱 증대된다. 게디가 배선저항은 반도체 메모리장치의 제조공정등에 따라 변할 수 있다. 이러한 요일들 때문에 즉, 배선저항의 변화를 고려할때, 센스 증폭기(SA)의 동작시점은 충분히 지연되며 이는 판독동작의 시점을 동일한 양만큼 확실히 지연시킨다. 타이밍 여유를 취하기위한 종래회로가 제9도에 도시되어 있으며, 제9도에 도시한 회로의 동작은 제10도를 참조로 하여 다음에 설명된다.
리세트동안 비트선(BL)은 예비충전 클록신호(ψP)에 의해 1/2Vcc로 예비충전된다. 선택신호가 입력될때, 예비충전 클록신호(ψP)는 하강하며 그다음 선택된 워드선(WL)의 전하가 워드 디코더(도시안됨)에 의해 시간(to)에서 상승한다. 이시간에 디코더 근처점에서 워드선의 전위는 급격히 상승한다. 그러나 디코더로부터멀리 떨어진 워드선(WLO)의 점에서의 전위의 상승은 워드선이 분포정수(distributed constants)로된 저항을 갖기 때문에 지연된다. 전술한 것처럼, 데이타는 워드선의 전위가 메모리셀(CE)의 전송게이트 트랜지스터(TR) 의 드레스홀드치(Vth)에 1/2Vcc를 더한값을 초과한 후에야 메모리셀(CE)로부터 출력된다. 트랜지스터(TR)가 온될때 제8a도에 도시한 회로에 있는 메모리셀(CE)의 저항 노우드(N1)에 저장된 전하는 시간(t1)에 흘러나가며, 따라서 비트선(BL)의 전위는 미세하게 상승한다. 다음에 센스 증폭기(SA)에 가해진 활성 클럭신호(ψL)는 비트선(BL 및
Figure kpo00003
) 사이의 전위차가 센스 증폭기(SA)에 있는 플립플롭에 의해 증폭되도록 시간(t2)에 상승한다.
상술한 것에서 시간(t0및 t1) 사이의 간격은 워드선의 저항에 따라 변하며, 따라서 데이타가 비트선(BL)으로 흐르는 시간은 제조공정에서의 변화에 따라 변한다. 따라서 제조변화에 기인한 워드선의 저항의 변화를 고려할때, 센스 증폭기(SA)에 있는 플립플롭에 의해 증폭이 시작되는 시간(t2)은 추정된 충분한 마진(margin)으로 종종 지연된다.
제9도는 센스 증폭기(SA)의 시간(t0내지 t2)을 결정하는 회로를 도시한다. 제9도에서 시간(t0내지 t2) 사이의 마진은 워드선 선택신호(ψL)가 입력되는 저항(Rd) 및 콘덴서(Cd)의 시정수를 대략 조정함에 의해 결정될 수 있다. 점선으로 표시된 회로는 트랜지스터(Q11내지 Q21)로 구성된 큰 구동 용량을 갖는 신호(ψL)를 발생하는 다이나믹 증폭기회로임에 주의하라. 다이나믹 증폭기회로의 출력신호(ψL)는 클럭신호(ψL)로서 센스 증폭기(SA)에 가해진다.
상술한 것처럼 종래 1-트랜지스터 1-콘덴서형 메모리셀에 있어서, 워드선(WL)을 통한 신호전송의 지연을 고려하여 센스증폭기의 동작시점의 시간을 지연시킬 필요가 있다. 지연시간은 가능한 가장 긴 지연시간보다 길게 되도록 추정되어야 하며, 따라서 추정지연시간은 단지 C-R 회로의 시정수에 의해 결정된다. 그리고 이러한 ψL신호의 상승은 노드(N11)에서 레벨이 2Vth를 초과할때, 노드(N12)는 Vth보다 하이레벨이 있고 Q14는 온이되며, 노드(N13)는 L 레벨이 되며 트랜지스터(Q19와 Q21)는 오프가 되어 이루어진다. 그래서 ψL을 발생시키기 위한 타이밍은 노드(N11)에서 레벨이 2Vth를 초과하는 시간이며, 이 추정지연시간은 워드선의 끝의 전위가 1/2Vcc+Vth를 초과하는 시간(t1)과는 무관하다. 보통 추정지연시간은 신뢰성 있는 동작을 위해 매우 길게 결정된다. 그래서 종래회로에 있어서 센스 증폭기(SA)를 동작시키기 위해 매우 긴시간이 필요하다. 그러나 제2도 또는 제4도에 도시되어 있는 본 발명의 실시예에서는 이와같이 추정시간 마아진이 요구되지 않는다.
이에 본 발명의 실시예가 서술된다.
제1도는 본 발명의 실시예를 도시한 것으로 Q1및 Q2는 비트선을 예비충전하기 위한 트랜지스터이며 예비충전 클록신호(ψP)에 의해 온 또는 오프된다. Q3는 메모리셀(CE)의 워드전송게이트용 트랜지스터이며, C는 MOS 콘덴서이다. 메모리셀(CE)은 워드선(WL)과 한쌍의 비트선(BL 및
Figure kpo00004
)의 각각 사이의 각교차점에 제공된다. 워드선(WL)은 워드 디코더(WD)에 의해 구동된다. 센스 증폭기(SA)는 비트선(BL 및
Figure kpo00005
)의 끝에 연결된다. 센스 증폭기(SA)는 플립플롭을 구성하는 트랜지스터(Q1및 Q2)를 구비하며 검출회로의 실시예로서 타이밍회로(TC)로부터의 출력신호(ψL)에 응하여 트랜지스터(Q6)를 온함으로써 동작된다. 워드 디코더(WD) 구동용 워드선 선택신호(ψWL)는 타이밍회로(TC)의 입력에 입력된다. 단지 하나의 워드선(WL) 및 한쌍의 비트선만이 제1도에서 설명되었으나, 물론 수개의 워드선 및 수개쌍의 브트선이 실제로 제공된다.
제2도는 제1도에 도시한 회로에서 타이밍회로(TC)의 회로도를 도시한다. 제2도에 있는 타이밍회로(TC)는 n-채널 트랜지스터(Q21내지 Q29)와 저항(R21) 및 콘덴서(C21)로 구성된 시정수회로를 구비한다. 저항(R21) 및 콘덴서(C21)는 시정수회로가 실제로 연결된 워드선(WL)의 지연시간과 동일한 지연시간을 갖도록 결정된다. 즉, 시정수회로의 지연시간은 가장긴 가능한 지연의 추정지연시간이 아니며 실제로 연결된 워드선(WL)의 지연시간과 대체로 동일하다. 지연회로의 이러한 지연시간은 예를들어 워드선으로서 동일한 배선패턴을 제공함으로써 실현된다. 물론 지연시간은 워드선(WL)으로서 동일한 저항 및 정전용량과 또한 워드선(WL)으로서 공정 변동에 의존하는 유사한 저항 및 정전용량을 갖는 저항소자 및 콘덴서소자에 의해 실현될 수 있다. 그러한 디자인 기술은 공정변화를 고려하지 않고 저항 또는 콘덴서 사이의 일정한 저항 또는 콘덴서비를 얻는다는 것은 잘 알려져 있으므로 그것의 상세한 서술은 생략한다. 시정수회로는 타이밍회로(TC)의 입력부에 제공되며 시정수회로의 입력은 워드 디코더의 출력신호(ψWL)에 연결된다. 시정수회로의 출력 즉, 노우드(N1)는 트랜지스터(Q22)의 게이트전극에 연결된다.
제2도에 도시한 예에서 타이밍회로(TC)는 3구동회로 즉, 고전압원(Vcc)과 예비충전 전압원(1/2Vcc)사이에 직렬로 연결된 트랜지스터(Q21및 Q22)에 의해 형성된 제1단계 구동회로, Vcc와 저 전압원(Vss)사이에 직렬로 연결된 트랜지스터(Q23, Q24및 Q25)에 의해 형성된 제2단계 구동회로 및 Vcc와 Vss 사이에 직렬로 연결된 트랜지스터(Q28및 Q29)에 의해 형성된 마지막단계 구동회로들로 구성된다. 트랜지스터(Q26및 Q27)는 Vcc와 노우드(N4) 사이에 직렬로 연결되며 이때 노우드(N4)는 트랜지스터(Q24)의 소스와 트랜지스터(Q25)의 드레인 사이의 연결점이며 ; 트랜지스터(Q26)의 게이트는 트랜지스터(Q21)의 소스와 트랜지스터(Q22)의 드레인 사이의 연결점인 노우드(N2)에 연결되며 ; 및 트랜지스터(Q27및 Q29)의 게이트는 트랜지스터(Q23)의 소스와 트랜지스터(Q24)의 드레인 사이의 연결점인 노우드(N3)에 연결된다. 그래서 트랜지스터(Q26및 Q27)는 포지티브 궤환회로를 형성한다. 출력신호(ψL)는 트랜지스터(Q28)와 소스와 트랜지스터(Q29)의 드레인 사이의 점에서 얻어진다. 제2도에 도시한 타이밍회로의 동작은 제3도를 참조하여 다음에 서술된다.
제2도 및 제3도에 있어서, 리세트 기간동인 리세트 클록신호(ψR)는 트랜지스터(Q21및 Q23)가 온상태에 있도록 Vcc보다 고레벨이다. 그러므로 노우드(N2및 Q3)는 Vcc 레벨로 충전되며, 따라서 트랜지스터(Q26및 Q27)는 온상태에 있게되어 노우드(N4)는 전원레벨(Vcc) 근처인 고레벨까지 풀업(pull up)된다.
워드선(WL)을 구동하기전에, 리세트 클록신호(ψR)는 트랜지스터(Q21및 Q23)가 오프되도록 Vss 레벨로 풀다운(pull down)된다. 그러나 노우드(N2및 N3)의 전위는 전하가 이들 노우드에 남아있기 때문에 잠시 Vcc 레벨을 유지한다. 워드 디코더(WD)를 구동하기 위한 클록신호(ψWL)의 상승동안 트랜지스터(Q22)는 지연회로를 통해 트랜지스터(Q22)의 게이트에 인가된 워드선 선택신호(ψWL)가 1/2Vcc+Vth에 이를때까지 오프상태를 유지한다. 이때 Vth는 트랜지스터(Q22)의 드레스홀드전압이다. 트랜지스터(Q22)가 오프상태에 있는동안, 노우드(N2)는 트랜지스터(Q26)가 온상태를 유지하도록 고레벨(Vcc)에 있으며 따라서 노우드(N4)는 트랜지스터(Q26및 Q27)를 통해 고레벨까지 충전된다. 워드선 선택신호(ψWL)의 상승후에, 노우드(N1)의 전위는 시정수회로(R21및 C21)를 통해 점점 상승한다. 전류가 트랜지스터(Q25)를 통해 흐르기 시작할때조차도, 노우드(N1)의 전위상승때문에 노우드(N4)의 전위는 트랜지스터(Q22및 Q24)가 컷오프(cut off)상태를 유지하는동안 급격히 저하되지 않는다. 트랜지스터(Q22)는 노우드(N1)의 전위가 1/2Vcc+Vth를 초과할때에만 온되며, 트랜지스터(Q24)는 노우드(N1및 N4) 사이의 전위차악 트랜지스터(Q24)의 드레스홀드전압(Vth)을 초과할때에만 온된다. 그러므로 트랜지스터(Q24)가 컷오프상태에 있는동안, 노우드(N3)의 전위는 노우드(N4)의 전위가 어떤 범위로 저하될때조차도 고레벨(Vcc)을 유지한다.
노우드(N1)의 전위가 1/2Vcc+Vth를 초과할때, 트랜지스터(Q22)는 노우드(N2)의 전위가 1/2Vcc로 저하되도록 온된다.
트랜지스터(Q26)를 통해 흐르는 전류를 감소시키며, 결과적으로 노우드(N4)의 전위를 저하시킨다. 노우드(N4)의 저하된 전위에 응하여 트랜지스터(Q24)는 전류가 트랜지스터(Q24및 Q25)를 통해 흐르도록 온된다. 그래서, 노우드(N3)의 전위는 저레벨(Vss) 또는 저레벨 "L"로 저하되며, 노우드(N3)의 저하된 전위에 응하여 트랜지스터(Q29)의 타이밍회로(TC)의 출력신호(ψL)가 고레벨 "H"이 되도록 오프된다.
노우드(N1)의 전위는 워드선(WL)상의 점에서의 전위와 같고, 그점에서의 전위상승시간은 워드선상의 임의의 점에서 가장 길게되도록, 노우드(N1)가 설계된 것에 주의하라. 보통, 가장긴 상승시간을 갖는 점은 워드 디코더(WD)로부터 가장 멀리 떨어진 점(point)이다. 그러므로 트랜지스터(Q22)는 워드선(WL)상의 점의 전위를 검출하며, 그점에서의 전위상승시간은 워드선상의 임의의 점에서 가장길다. 즉, 트랜지스터(Q22)가 온되는것은 종래 회로처럼 추정시간에 의해 결정되지 않고 노우드(N1)의 전위레벨에 의해 결정된다.
본 발명의 또다른 실시예의 타이밍회로(TCa)가 제4도에 도시되었다. 제4도에서 저항(R31) 및 콘덴서(C31)에 의해 구성된 시정수회로는 제2도의 그것과 동일하다. 타이밍회로(TCa)는 p-채널 MOS 트랜지스터(Q31및 Q33)및 n-채널 MOS 트랜지스터(Q32및 Q34)를 구비한다. 트랜지스터(Q31및 Q32)는 고전압원(Vcc)과 예비충전 전압원(1/2Vcc) 사이에 직렬로 연결되며, 트랜지스터(Q33및 Q34)는 Vcc와 Vss 사이에 연결된다. 트랜지스터(Q31)의 게이트는 리세트 클록신호(ψR0)를 수신하며, 트랜지스터(Q34)의 게이트는 또 다른 클록신호(ψR1)를 수신한다. 트랜지스터(Q32)의 게이트는 시정수회로(R31및 C31)의 출력인 노우드(N1)에 연결되며, 트랜지스터(Q33)의 게이트는 p-형 채널 트랜지스터(Q32)의 드레인 사이의 노우드(N2)에 연결된다.
제4도에 도시한 회로의 동작은 제5도에 도시한 파형을 참조로하여 서술될 것이다.
대기(standby)상태에서, 트랜지스터(Q31)의 게이트에 가해진 리세트 클록신호(ψR0)는 Vss이며 출력 트랜지스터(Q34)의 게이트에서의 리세트 클록신호(ψR1)는 Vcc이다. 그러므로 트랜지스터(Q31)는 노우드(N2)가 Vcc 레벨에 있도록 온상태이며, 따라서 p-채널 트랜지스터(Q33)는 오프상태이다. 트랜지스터(Q34)는 온이므로 검출회로의 출력신호는 "L"레벨 즉, 리세트레벨(Vss)에 있다.
타이밍회로(TCa)를 동작상태로 전환하면 리세트 클록신호(ψR0)는 Vcc로 상승하며 리세트 클록신호(ψR1)는 Vss로 풀다운된다. 그다음 기입 클록신호(ψWL)의 전위는 Vcc로 상승한다. 이것은 저항(R31) 및 콘덴서(C31)를 포함하는 시정수회로에 의해 노우드(N1)의 전위가 지연을 갖고 점진적으로 상승하게하는 원인이 된다. 노우드(N1)의 전위가 1/2Vcc를 초과할대 트랜지스터(Q32)는 노우드(N2)가 Vcc에서 1/2Vcc로 떨어지도록 온된다. 노우드(N2)가 Vcc-Vth보다 낮게 떨어질때, p-채널 트랜지스터는 온된다. 리세트 클록신호(ψR1)는 이때에 Vss 레벨이므로, 트랜지스터(Q34)는 오프상태이다. 그러므로 출력신호(ψL)는 센스 증폭기(SA)를 활성화시키도록 Vcc 레벨로 상승한다.
제4도에 도시한 타이밍회로에서 p-채널 트랜지스터를 치용함으로써 많은 트랜지스터를 감소시킨다.
다음에 또다른 실시예로서 상술한 것처럼 워드선 선택신호(ψWL)에 타이밍회로를 연결하는 대신에, 검출회로(TCb)가 디코더중의 하나로부터 가장 멀리 떨어진 워드선(WL)의 점에 제공된 예가 제6도에 도시되었다. 검출회로(TCb)는 트랜지스터(Q61, Q62및 Q63)를 포함한다.
제6도에서 타이밍회로는 그것의 입력에서 시정수회로를 제공하지는 않으나, 워드선(WL)에 직접 연결된 게이트를 갖는 n-채널 트랜지스터(Q61)를 구비하며, 트랜지스터(Q61)의 소스는 비트-선 예비충전 전압(VBC=1/2Vcc)에 연결된다. 트랜지스터(Q62)의 드레인은 노우드(N1)에 연결된다. 트랜지스터(Q62)는 고전압원(Vcc)과 노우드(N1) 사이에 연결되며, 트랜지스터(Q62)의 게이트는 예비충전 클록신호(ψP)를 수신한다. 노우드(N1)는 p-채널 트랜지스터(Q63)의 게이트에 연결되며, 트랜지스터(Q63)의 소스는 전원선(Vcc)에 연결된다. 트랜지스터(Q63)의 드레인 저헝(R61)을 통해 접지에 연결되며, 출력신호(ψL)는 트랜지스터(Q63)의 드레인에 연결된 노우드(N2)에서 얻어진다.
제6도에 도시된 회로의 동작은 제7도를 참조하여 다음에 서술된다.
워드선(WL)의 끝이 1/2Vcc+Vth를 초과할때, 트랜지스터(Q61)는 노우드(N1)가 1/2Vcc로 저하되도록 온되며, 그다음 노우드(N2)는 Vss에서 Vcc로 급격히 변화된다. 그러므로 센스 증폭기(SA)는 노우드(N2)에서 신호(ψL)에 의해 구동될 수 있다. 타이밍회로(TCb)로서, 회로는 시정수회로가 생략된 것을 제외하고는 제2도 또는 제4도에 도시한 회로와 동일하게 사용될 수 있다는 것에 주의하라. 상술한 것처럼 본 발명에 따르면 워드선 전위는 센스 증폭기가 동작되도록 검출되므로, 워드-선 배선저항 및 다른 제조변화에 기인한 워드선상의 신호의 전송변화를 고려하여 시간 마진을 취하도록 추정시간을 사용할 필요가 없으며, 결과적으로 메모리 동작의 속도를 향상시킬 수 있다.

Claims (7)

  1. 워드선(WL), 한쌍의 비트선(BL 및
    Figure kpo00006
    ), 상기 워드선과 상기 한쌍의 비트선중의 하나 사이에 연결된 1-트랜지스터 1-콘덴서형 메모리셀(CE), 및 상기 한쌍의 비트선 사이에 연결된 센스 증폭기(SA)를 구비한 반도체 메모리장치에 있어서, 상기 반도체 메모리장치는 상기 워드선상의 점의 전위가 상기 비트선의 예비충전 전위에 상기 메모리셀에 있는 트랜지스터의 드레스홀드전압을 더한값을 초과한것을 검출하기 위한 검출회로(TC)를 포함하며, 상기 점의 전위상승시간은 상기 워드선상의 임의의 점에서 가장 길며, 그리고 상기 센스 증폭기는 상기 검출회로로부터의 검출신호(ψL) 출력에 의해 구동되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 검출회로(TC)는 지연회로(R21, C21)를 포함하는 입력부를 포함하며, 상기 지연회로는 상기 워드선의 지연시간과 동일한 지연시간을 워드 디코더(WD)로부터 상기 점에 제공되며, 상기 지연회로의 입력은 상기 워드 디코더를 구동하기 위하여 클록신호를 수신하도록 연결되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 검출회로(TC)가 상기 센스 증폭기(SA)를 구동하기 위하여 검출회로내에서 상기 전기전위의 검출을 표시하는 입력신호를 받기 위하여 접속되는 입력을 구비하는 구동회로(Q21및 Q29)를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 구동회로(Q21및 Q29)는 직렬로 연결된 리세트 트랜지스터(Q21) 및 구동 트랜지스터(Q22)를 포함하며, 상기 구동 트랜지스터는 게이트전극과 2개의 다른 전극을 구비하며, 상기 게이트전극은 상기 지연회로의 출력에 연결되며, 상기 2개의 다른 전극중의 하나는 상기 예비충전 전위를 수신하며, 그리고 상기 2개의 다른 전극중의 나머지 하나는 상기 지연회로의 출력노우드(N2)에 연결되어, 상기 검출신호는 상기 출력노우드의 전위에 응하여 동작적으로 제공되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 구동회로에 있는 상기 리세트 트랜지스터(Q21) 및 상기 구동 트랜지스터(Q22)는 N-채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 리세트 트랜지스터(Q21)는 p-채널 MOS 트랜지스터이며 상기 구동 트랜지스터(Q22)는 N-채널 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 검출회로는 직렬로 연결된 리세트 트랜지스터(Q62) 및 구동 트랜지스터(Q61)를 포함하며, 상기 구동 트랜지스터는 게이트전극과 2개의 다른 전극을 구비하며, 상기 게이트전극은 워드 디코더로부터 가장 멀리 떨어진 상기 점에 연결되며, 상기 2개의 다른 전극중의 하나는 상기 예비충전 전위를 수신하도록 연결되며, 그리고 상기 2개의 다른 전극중의 나머지 하나는 출력노우드(N1)에 연결되며, 상기 검출신호는 상기 출력노우드의 전위에 응하여 동작적으로 제공되는 것을 특징으로 하는 반도체 메모리장치.
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