JPH09297992A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH09297992A JPH09297992A JP8110689A JP11068996A JPH09297992A JP H09297992 A JPH09297992 A JP H09297992A JP 8110689 A JP8110689 A JP 8110689A JP 11068996 A JP11068996 A JP 11068996A JP H09297992 A JPH09297992 A JP H09297992A
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Abstract
(57)【要約】
【課題】ラッチ回路のオフセット電圧以下の電圧差も検
出することができるセンスアンプ回路を提供する。 【解決手段】メモリセルが接続されるビット線とラッチ
回路との間に電流端子を接続されたチャージトランスフ
ァ用のＮチャネルトランジスタと、ラッチ回路とチャー
ジトランスファ用トランジスタの接続点と電源との間に
設けられ、リセット時に導通して接続点をプリチャージ
するＰチャネルのプリチャージトランジスタとを有する
プリアンプ回路を有し、メモリセルに記憶されている情
報に応じてビット線の電位が上昇または下降する時に、
チャージトランスファ用トランジスタのゲートがビット
線の電位よりも閾値電圧以上高い電位に維持され、接続
点からビット線側に電荷が移動する期間中にラッチ回路
のラッチ動作を行うことを特徴とするセンスアンプ回
路。
出することができるセンスアンプ回路を提供する。 【解決手段】メモリセルが接続されるビット線とラッチ
回路との間に電流端子を接続されたチャージトランスフ
ァ用のＮチャネルトランジスタと、ラッチ回路とチャー
ジトランスファ用トランジスタの接続点と電源との間に
設けられ、リセット時に導通して接続点をプリチャージ
するＰチャネルのプリチャージトランジスタとを有する
プリアンプ回路を有し、メモリセルに記憶されている情
報に応じてビット線の電位が上昇または下降する時に、
チャージトランスファ用トランジスタのゲートがビット
線の電位よりも閾値電圧以上高い電位に維持され、接続
点からビット線側に電荷が移動する期間中にラッチ回路
のラッチ動作を行うことを特徴とするセンスアンプ回
路。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）に利用されるセ
ンスアンプ回路にかかり、特に、微小電圧を検出するこ
とができ、３値メモリの検出を行うことができるセンス
アンプ回路に関する。
ンダム・アクセス・メモリ（ＤＲＡＭ）に利用されるセ
ンスアンプ回路にかかり、特に、微小電圧を検出するこ
とができ、３値メモリの検出を行うことができるセンス
アンプ回路に関する。
【０００２】
【従来の技術】ＤＲＡＭに利用されるセンスアンプ回路
は、一般に、読み出そうとしているメモリセルに接続さ
れるビット線の電位と基準電位との微小な電位差を検出
し、増幅する回路である。古くは、ビット線を所定電位
にプリチャージし、ワード線を立ち上げてメモリセルの
トランジスタを導通させることで、メモリセルに電荷が
蓄積されている場合にはビット線電位は変動せず、電荷
が蓄積されていない場合にはビット線電位が容量比に応
じて低下し、その電位差をセンスアンプ回路で検出して
いた。
は、一般に、読み出そうとしているメモリセルに接続さ
れるビット線の電位と基準電位との微小な電位差を検出
し、増幅する回路である。古くは、ビット線を所定電位
にプリチャージし、ワード線を立ち上げてメモリセルの
トランジスタを導通させることで、メモリセルに電荷が
蓄積されている場合にはビット線電位は変動せず、電荷
が蓄積されていない場合にはビット線電位が容量比に応
じて低下し、その電位差をセンスアンプ回路で検出して
いた。
【０００３】一方、最近のＤＲＡＭでは、メモリセルの
キャパシタの対向電極を１／２Ｖｃｃに固定しビット線
を電源電圧Ｖｃｃの１／２にプリチャージし、メモリセ
ルに電荷が蓄積されている場合には、容量比に応じてビ
ット線電位を上昇させ、電荷が蓄積されていない場合に
は容量比に応じてビット線電位を下降させている。そし
て、基準電圧となる反対側のビット線はプリチャージ電
位を維持し、両ビット線の電位差をセンスアンプで検出
している。
キャパシタの対向電極を１／２Ｖｃｃに固定しビット線
を電源電圧Ｖｃｃの１／２にプリチャージし、メモリセ
ルに電荷が蓄積されている場合には、容量比に応じてビ
ット線電位を上昇させ、電荷が蓄積されていない場合に
は容量比に応じてビット線電位を下降させている。そし
て、基準電圧となる反対側のビット線はプリチャージ電
位を維持し、両ビット線の電位差をセンスアンプで検出
している。
【０００４】
【発明が解決しようとする課題】かかるＤＲＡＭにおい
て、電源電圧をより低電圧にして全体の消費電力を抑え
高集積度を実現することが提案されている。また、メモ
リセル内に１と０の２値情報を記憶させるのではなく、
Ｌ，Ｍ，Ｈレベルの３値情報を記憶させることで、高集
積化を実現することも提案されている。
て、電源電圧をより低電圧にして全体の消費電力を抑え
高集積度を実現することが提案されている。また、メモ
リセル内に１と０の２値情報を記憶させるのではなく、
Ｌ，Ｍ，Ｈレベルの３値情報を記憶させることで、高集
積化を実現することも提案されている。
【０００５】いずれの場合にも、メモリセルを読み出す
ことでビット線に検出される電位差は非常に微小であ
り、通常用いられる差動ラッチ回路からなるセンスアン
プ回路では、トランジスタの閾値のバラツキ等に伴うオ
フセット電圧にその電位差が近づいてくると、従来のセ
ンスアンプ回路では検出することが困難になる。
ことでビット線に検出される電位差は非常に微小であ
り、通常用いられる差動ラッチ回路からなるセンスアン
プ回路では、トランジスタの閾値のバラツキ等に伴うオ
フセット電圧にその電位差が近づいてくると、従来のセ
ンスアンプ回路では検出することが困難になる。
【０００６】そこで、本発明の目的は、ビット線に読み
出される電位差が微小であっても正確に検出することが
できるセンスアンプ回路を提供することにある。
出される電位差が微小であっても正確に検出することが
できるセンスアンプ回路を提供することにある。
【０００７】さらに、本発明の目的は、３値情報をメモ
リセルに記憶させるＤＲＡＭにおいて、ビット線の電位
差を正確に検出してＨ，Ｍ，Ｌレベルを読み出すことが
できるセンスアンプ回路を提供することにある。
リセルに記憶させるＤＲＡＭにおいて、ビット線の電位
差を正確に検出してＨ，Ｍ，Ｌレベルを読み出すことが
できるセンスアンプ回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、本発明に
よれば、メモリセルが接続されるビット線とラッチ回路
との間に電流端子を接続されたチャージトランスファ用
のトランジスタと、該ラッチ回路とチャージトランスフ
ァ用トランジスタの接続点と電源との間に設けられ、リ
セット時に導通して該接続点をプリチャージするプリチ
ャージトランジスタとを有するプリアンプ回路を有し、
前記メモリセルに記憶されている情報に応じてビット線
の電位が上昇または下降する時に、前記チャージトラン
スファ用トランジスタのゲートが該ビット線の電位より
も閾値電圧以上高い電位に維持され、前記接続点からビ
ット線側に電荷が移動する期間中に前記ラッチ回路のラ
ッチ動作を行うことを特徴とするセンスアンプ回路を提
供することにより達成される。
よれば、メモリセルが接続されるビット線とラッチ回路
との間に電流端子を接続されたチャージトランスファ用
のトランジスタと、該ラッチ回路とチャージトランスフ
ァ用トランジスタの接続点と電源との間に設けられ、リ
セット時に導通して該接続点をプリチャージするプリチ
ャージトランジスタとを有するプリアンプ回路を有し、
前記メモリセルに記憶されている情報に応じてビット線
の電位が上昇または下降する時に、前記チャージトラン
スファ用トランジスタのゲートが該ビット線の電位より
も閾値電圧以上高い電位に維持され、前記接続点からビ
ット線側に電荷が移動する期間中に前記ラッチ回路のラ
ッチ動作を行うことを特徴とするセンスアンプ回路を提
供することにより達成される。
【０００９】より具体的には、前記チャージトランスフ
ァ用のトランジスタがＮチャネル型ＭＯＳトランジスタ
で構成され、前記プリチャージトランジスタがＰチャネ
ル型ＭＯＳトランジスタで構成されている。
ァ用のトランジスタがＮチャネル型ＭＯＳトランジスタ
で構成され、前記プリチャージトランジスタがＰチャネ
ル型ＭＯＳトランジスタで構成されている。
【００１０】かかるプリアンプ回路を設けることによ
り、ビット線に検出されるメモリセルの記憶情報に応じ
た電位の差に応じた電流量で、接続点からビット線側に
電荷が移動し、そのチャージトランスファ用トランジス
タの増幅作用により接続点に一時的にビット線の電位差
よりも大きな電位差が検出される。従って、その増幅さ
れた電位差をラッチ回路で増幅してラッチすることで、
正確な読み出しと再書き込み動作を行うことができる。
り、ビット線に検出されるメモリセルの記憶情報に応じ
た電位の差に応じた電流量で、接続点からビット線側に
電荷が移動し、そのチャージトランスファ用トランジス
タの増幅作用により接続点に一時的にビット線の電位差
よりも大きな電位差が検出される。従って、その増幅さ
れた電位差をラッチ回路で増幅してラッチすることで、
正確な読み出しと再書き込み動作を行うことができる。
【００１１】上記のセンスアンプを３値情報を記憶する
メモリセルに適用することで、３値の場合のより微小の
電位差を正確に検出することができる。
メモリセルに適用することで、３値の場合のより微小の
電位差を正確に検出することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。しかしながら、本発明
の技術的範囲はかかる実施の形態に限定されない。
て図面を参照しながら説明する。しかしながら、本発明
の技術的範囲はかかる実施の形態に限定されない。
【００１３】［本発明の動作原理］図１は、本発明の原
理を説明するための回路図である。メモリセルＭＣが接
続されるビット線ＢＬは、プリチャージ用のＰチャネル
トランジスタＰ１とチャージトランスファー用のＮチャ
ネルトランジスタＱ１からなるプリアンプ回路を介して
センスアンプＳＡに接続される。センスアンプの他方の
入力には基準電圧Ｖｒｅｆが供給される。尚、Ｐチャネ
ルＭＯＳトランジスタの場合は参照番号にＰを付し、Ｎ
チャネルＭＯＳトランジスタの場合にはＱを付してい
る。
理を説明するための回路図である。メモリセルＭＣが接
続されるビット線ＢＬは、プリチャージ用のＰチャネル
トランジスタＰ１とチャージトランスファー用のＮチャ
ネルトランジスタＱ１からなるプリアンプ回路を介して
センスアンプＳＡに接続される。センスアンプの他方の
入力には基準電圧Ｖｒｅｆが供給される。尚、Ｐチャネ
ルＭＯＳトランジスタの場合は参照番号にＰを付し、Ｎ
チャネルＭＯＳトランジスタの場合にはＱを付してい
る。
【００１４】Ｃｓａは、センスアンプ側の負荷容量であ
り、Ｃｂはビット線ＢＬの負荷容量であり、多くのメモ
リセルＭＣが接続されるビット線ＢＬの負荷容量Ｃｂの
方が大きい。
り、Ｃｂはビット線ＢＬの負荷容量であり、多くのメモ
リセルＭＣが接続されるビット線ＢＬの負荷容量Ｃｂの
方が大きい。
【００１５】図２は、図１のセンスアンプ回路の動作原
理を説明するための図である。先ず、リセット信号ＲＳ
が立ち下がることで、トランジスタＰ１が導通し、トラ
ンスファートランジスタＱ１のドレイン電位Ｄは電源Ｖ
ｃｃレベルまでプリチャージされる。一方、Ｎチャネル
型のトランスファートランジスタＱ１は、ゲートＧが電
源電圧Ｖｃｃに固定されているので、ビット線ＢＬ側の
ソース端子Ｓは、Ｖｃｃ−Ｖｔｈ（閾値電圧）までプリ
チャージされたところで、トランジスタＱ１がオフ状態
となる。そこで、リセット信号ＲＳを元に戻してトラン
ジスタＰ１オフにした後、時刻ｔ１においてメモリセル
のトランジスタが選択されて、電荷を蓄積していないメ
モリセルにビット線の電荷が流れ込んでビット線ＢＬの
電位が低下すると、トランジスタＱ１のゲート・ソース
間電圧Ｖｇｓが閾値電圧Ｖｔｈ以上になり、トランジス
タＱ１のドレイン側Ｄの電荷がソース側Ｓに移動する。
理を説明するための図である。先ず、リセット信号ＲＳ
が立ち下がることで、トランジスタＰ１が導通し、トラ
ンスファートランジスタＱ１のドレイン電位Ｄは電源Ｖ
ｃｃレベルまでプリチャージされる。一方、Ｎチャネル
型のトランスファートランジスタＱ１は、ゲートＧが電
源電圧Ｖｃｃに固定されているので、ビット線ＢＬ側の
ソース端子Ｓは、Ｖｃｃ−Ｖｔｈ（閾値電圧）までプリ
チャージされたところで、トランジスタＱ１がオフ状態
となる。そこで、リセット信号ＲＳを元に戻してトラン
ジスタＰ１オフにした後、時刻ｔ１においてメモリセル
のトランジスタが選択されて、電荷を蓄積していないメ
モリセルにビット線の電荷が流れ込んでビット線ＢＬの
電位が低下すると、トランジスタＱ１のゲート・ソース
間電圧Ｖｇｓが閾値電圧Ｖｔｈ以上になり、トランジス
タＱ１のドレイン側Ｄの電荷がソース側Ｓに移動する。
【００１６】この時、ドレイン側の負荷容量Ｃｓａがソ
ース側の負荷容量Ｃｂよりも十分小さいので、ドレイン
側の電位は電源Ｖｃｃレベルからソース電位に向かって
急速に下降していく。この下降の速度は、ビット線であ
るソース側Ｓよりも大きくなる。時間ｔ１から長時間が
経過するとドレイン側Ｄとソース側Ｓとは同じ電位にな
るが、それまでの下降速度の違いを利用することができ
る。即ち、ゲート電位を固定してソース側の電位を下げ
ることで増幅させる方式である。
ース側の負荷容量Ｃｂよりも十分小さいので、ドレイン
側の電位は電源Ｖｃｃレベルからソース電位に向かって
急速に下降していく。この下降の速度は、ビット線であ
るソース側Ｓよりも大きくなる。時間ｔ１から長時間が
経過するとドレイン側Ｄとソース側Ｓとは同じ電位にな
るが、それまでの下降速度の違いを利用することができ
る。即ち、ゲート電位を固定してソース側の電位を下げ
ることで増幅させる方式である。
【００１７】かかる回路構成では、プリチャージの期間
が必要であり、ソース側の電圧降下しか検知できないこ
とが課題である。従って、最近のＤＲＡＭで主流になっ
ているメモリセルのキャパシタの対向電極の１／２Ｖｃ
ｃに対してプラス側とマイナス側の電荷を蓄える方式で
は、ビット線の電位がプリチャージレベルから微小電圧
上昇または下降するので、図２の動作では検出すること
ができない。
が必要であり、ソース側の電圧降下しか検知できないこ
とが課題である。従って、最近のＤＲＡＭで主流になっ
ているメモリセルのキャパシタの対向電極の１／２Ｖｃ
ｃに対してプラス側とマイナス側の電荷を蓄える方式で
は、ビット線の電位がプリチャージレベルから微小電圧
上昇または下降するので、図２の動作では検出すること
ができない。
【００１８】そこで、図３の如き動作が好ましい例の一
つである。即ち、リセット信号ＲＳを立ち下げること
で、ドレイン側Ｄを電源Ｖｃｃまでプリチャージし、ビ
ット線ＢＬ側のソース側Ｓをそれから閾値電圧Ｖｔｈ分
低いレベルまでプリチャージした後、トランジスタＰ１
をオフにしてから時間ｔ１にてトランジスタＱ１のゲー
ト電圧Ｇを階段状に上昇させる。そして、それとほぼ同
期してメモリセルのトランジスタを導通させてビット線
ＢＬに微小電圧の上昇または下降を発生させる。
つである。即ち、リセット信号ＲＳを立ち下げること
で、ドレイン側Ｄを電源Ｖｃｃまでプリチャージし、ビ
ット線ＢＬ側のソース側Ｓをそれから閾値電圧Ｖｔｈ分
低いレベルまでプリチャージした後、トランジスタＰ１
をオフにしてから時間ｔ１にてトランジスタＱ１のゲー
ト電圧Ｇを階段状に上昇させる。そして、それとほぼ同
期してメモリセルのトランジスタを導通させてビット線
ＢＬに微小電圧の上昇または下降を発生させる。
【００１９】トランスファートランジスタＱ１のゲート
を階段状に上昇させると、その瞬間、ゲートソース間電
圧はその閾値電圧Ｖｔｈを越えることになり、ドレイン
側からソース側に電荷が移動する。これは、トランジス
タＱ１のゲートからみると、そのソース側のビット線Ｂ
Ｌの電位がＨレベル読み出しでもＬレベル読み出しでも
常に下降しているのと相対的には同じだからである。そ
して、ビット線ＢＬにＨレベルが読み出されるかＬレベ
ルが読み出されるかで、そのドレインＤの降下速度が異
なる。これは前述のトランジスタＱ１の増幅作用によ
る。
を階段状に上昇させると、その瞬間、ゲートソース間電
圧はその閾値電圧Ｖｔｈを越えることになり、ドレイン
側からソース側に電荷が移動する。これは、トランジス
タＱ１のゲートからみると、そのソース側のビット線Ｂ
Ｌの電位がＨレベル読み出しでもＬレベル読み出しでも
常に下降しているのと相対的には同じだからである。そ
して、ビット線ＢＬにＨレベルが読み出されるかＬレベ
ルが読み出されるかで、そのドレインＤの降下速度が異
なる。これは前述のトランジスタＱ１の増幅作用によ
る。
【００２０】従って、例えば、時間ｔ２においては、ビ
ット線に発生するＨとＬレベルの電圧差ΔＶ１よりも大
きい電圧差ΔＶ２がドレイン端子Ｄに発生する。そこ
で、時間ｔ２のタイミングでラッチイネーブル信号を立
ち上げてセンスアンプを活性化することで、ビット線の
微小電位差よりも大きな電位差をセンスアンプで検出す
ることができる。
ット線に発生するＨとＬレベルの電圧差ΔＶ１よりも大
きい電圧差ΔＶ２がドレイン端子Ｄに発生する。そこ
で、時間ｔ２のタイミングでラッチイネーブル信号を立
ち上げてセンスアンプを活性化することで、ビット線の
微小電位差よりも大きな電位差をセンスアンプで検出す
ることができる。
【００２１】図４は、更に図３の動作を改良した別の動
作例を示す波形図である。図３では、ソース側Ｓのビッ
ト線電位がトランジスタＱ１のゲート電位から閾値電圧
分低いレベルまでプリチャージするまで待つ必要があ
る。そこで、図４の例では、トランジスタＱ１のソース
側がそのゲートの電位よりも閾値電圧より大きい電圧分
低い時に、プリチャージトランジスタＰ１をオフにし、
それに同期してビット線にメモリセルの電荷を読み出す
ようにする。
作例を示す波形図である。図３では、ソース側Ｓのビッ
ト線電位がトランジスタＱ１のゲート電位から閾値電圧
分低いレベルまでプリチャージするまで待つ必要があ
る。そこで、図４の例では、トランジスタＱ１のソース
側がそのゲートの電位よりも閾値電圧より大きい電圧分
低い時に、プリチャージトランジスタＰ１をオフにし、
それに同期してビット線にメモリセルの電荷を読み出す
ようにする。
【００２２】図４に示される通り、時間ｔ１では未だビ
ット線ＢＬ側のソースＳは、そのゲートＧの電位から閾
値電圧Ｖｔｈ分よりも低いレベルにあり、その時点でリ
セット信号ＲＳをＨレベルに戻しプリチャージを止め
て、ワード線ＷＬを立ち上げる。その結果、ビット線Ｂ
ＬにＨレベルが読み出されるかＬレベルが読み出される
かで、そのドレインＤの降下速度が異なる。従って、時
間ｔ２にてセンスアンプを活性化すれば、ビット線の電
位差ΔＶ１よりも大きい電位差ΔＶ２で検出することが
できる。
ット線ＢＬ側のソースＳは、そのゲートＧの電位から閾
値電圧Ｖｔｈ分よりも低いレベルにあり、その時点でリ
セット信号ＲＳをＨレベルに戻しプリチャージを止め
て、ワード線ＷＬを立ち上げる。その結果、ビット線Ｂ
ＬにＨレベルが読み出されるかＬレベルが読み出される
かで、そのドレインＤの降下速度が異なる。従って、時
間ｔ２にてセンスアンプを活性化すれば、ビット線の電
位差ΔＶ１よりも大きい電位差ΔＶ２で検出することが
できる。
【００２３】図３、４の場合に、ビット線ＢＬの負荷容
量Ｃｂが２００ｆＦで、メモリセルの容量Ｃｃが２０ｆ
Ｆで、メモリセルには１Ｖと０Ｖとが記憶されるとする
と、ビット線ＢＬには、１ＶのＣｃ／（Ｃｃ＋Ｃｂ）倍
の約５０ｍＶ分の上昇または下降がビット線にもたらさ
れるが、このプリアンプ回路を利用することで、１００
ｍＶ程度まで増幅される。従って、センスアンプのラッ
チ回路の閾値電圧のアンバランスが０．１Ｖ以内であれ
ば、誤動作の心配なく検出することができる。
量Ｃｂが２００ｆＦで、メモリセルの容量Ｃｃが２０ｆ
Ｆで、メモリセルには１Ｖと０Ｖとが記憶されるとする
と、ビット線ＢＬには、１ＶのＣｃ／（Ｃｃ＋Ｃｂ）倍
の約５０ｍＶ分の上昇または下降がビット線にもたらさ
れるが、このプリアンプ回路を利用することで、１００
ｍＶ程度まで増幅される。従って、センスアンプのラッ
チ回路の閾値電圧のアンバランスが０．１Ｖ以内であれ
ば、誤動作の心配なく検出することができる。
【００２４】［２値メモリへの適用例］図５は、２値情
報をメモリセルに記憶するＤＲＡＭに上記のプリアンプ
付きセンスアンプを使用した場合の回路図である。セン
スアンプＳＡの両側にプリチャージ用のトランジスタＰ
１１，Ｐ１２とトランスファトランジスタＱ１１，Ｑ１
２からなるチャージトランスファプリアンプを介してビ
ット線対ＢＬ０，ＢＬ１が設けられている。また、左右
のビット線対ＢＬ０，ＢＬ１にはメモリセルＭＣ０，Ｍ
Ｃ１が設けられいてる。
報をメモリセルに記憶するＤＲＡＭに上記のプリアンプ
付きセンスアンプを使用した場合の回路図である。セン
スアンプＳＡの両側にプリチャージ用のトランジスタＰ
１１，Ｐ１２とトランスファトランジスタＱ１１，Ｑ１
２からなるチャージトランスファプリアンプを介してビ
ット線対ＢＬ０，ＢＬ１が設けられている。また、左右
のビット線対ＢＬ０，ＢＬ１にはメモリセルＭＣ０，Ｍ
Ｃ１が設けられいてる。
【００２５】図６は、図５の動作を説明するための波形
図である。前述した通り、リセット信号ＲＳが立ち下が
ることにより、プリチャージトランジスタＰ１１，Ｐ１
２を導通させ、ノードｎ０，ｎ１を電源電位まで上昇さ
せる。その時、トランスファトランジスタＱ１１，Ｑ１
２のゲートの電位ＶＳＴがビット線ＢＬ０，ＢＬ１の電
位より閾値電圧以上高いので、ビット線ＢＬ０，ＢＬ１
も上昇する。
図である。前述した通り、リセット信号ＲＳが立ち下が
ることにより、プリチャージトランジスタＰ１１，Ｐ１
２を導通させ、ノードｎ０，ｎ１を電源電位まで上昇さ
せる。その時、トランスファトランジスタＱ１１，Ｑ１
２のゲートの電位ＶＳＴがビット線ＢＬ０，ＢＬ１の電
位より閾値電圧以上高いので、ビット線ＢＬ０，ＢＬ１
も上昇する。
【００２６】そして、時間ｔ１にて、未だトランジスタ
Ｑ１１，Ｑ１２のゲート・ソース間電圧が閾値電圧Ｖｔ
ｈ以上にある時にプリチャージトランジスタＰ１１，Ｐ
１２をオフにし、同時にワード線ＷＬ０を立ち上げる。
右側のビット線ＢＬ１は基準電位として利用されるの
で、ワード線ＷＬ１は立ち上がらない。メモリセルＭＣ
０に電荷が蓄積されていない場合は、ビット線ＢＬ０は
微小電圧分低くなり、一方ビット線ＢＬ１は変動がな
い。
Ｑ１１，Ｑ１２のゲート・ソース間電圧が閾値電圧Ｖｔ
ｈ以上にある時にプリチャージトランジスタＰ１１，Ｐ
１２をオフにし、同時にワード線ＷＬ０を立ち上げる。
右側のビット線ＢＬ１は基準電位として利用されるの
で、ワード線ＷＬ１は立ち上がらない。メモリセルＭＣ
０に電荷が蓄積されていない場合は、ビット線ＢＬ０は
微小電圧分低くなり、一方ビット線ＢＬ１は変動がな
い。
【００２７】その結果、ビット線ＢＬ０側では、トラン
ジスタＱ１１を介してノードｎ０からビット線ＢＬ０に
向かって急速に電荷が移動し、電荷供給路がないノード
ｎ０の電位は急速に下降する。一方、ビット線ＢＬ１側
では、ビット線ＢＬ１の電位がＢＬ０程低くないので、
より緩やかにノードｎ１の電位が下降する。そこで、例
えば時間ｔ２にてラッチパルスＬＥを立ち上げてセンス
アンプＳＡを活性化することで、増幅された電位差をセ
ンスアンプＳＡで検出してラッチすることができる。
ジスタＱ１１を介してノードｎ０からビット線ＢＬ０に
向かって急速に電荷が移動し、電荷供給路がないノード
ｎ０の電位は急速に下降する。一方、ビット線ＢＬ１側
では、ビット線ＢＬ１の電位がＢＬ０程低くないので、
より緩やかにノードｎ１の電位が下降する。そこで、例
えば時間ｔ２にてラッチパルスＬＥを立ち上げてセンス
アンプＳＡを活性化することで、増幅された電位差をセ
ンスアンプＳＡで検出してラッチすることができる。
【００２８】メモリセルＭＣＯに電荷が蓄積されている
場合は，ビット線ＢＬＯは微小電圧分高くなる。従って
ノ−ドｎ０はノ─ドｎ１より緩やかに下降する。その違
いを同様にしてセンスアンプＳＡで検出することができ
る。
場合は，ビット線ＢＬＯは微小電圧分高くなる。従って
ノ−ドｎ０はノ─ドｎ１より緩やかに下降する。その違
いを同様にしてセンスアンプＳＡで検出することができ
る。
【００２９】［３値メモリへの適用例］図７は、上記の
プリアンプ付きセンスアンプを３値メモリに適用した場
合の回路図である。３値メモリの場合は、メモリセルＭ
Ｃ内には、電源Ｖｃｃの電位のＨレベル、１／２Ｖｃｃ
のＭレベル、及びグランド電位のＬレベルが記憶され
る。そして、ワード線ＷＬを立ち上げると、ビット線Ｂ
Ｌにそれぞれ、リセット電位の１／２Ｖｃｃレベルから
微小電位上昇、電位変化せず、微小電位下降が発生す
る。従って、センスアンプ回路は、それらの電位の変化
を検出し、Ｈレベル、Ｍレベル、Ｌレベルまで増幅し、
再書き込みができるように動作する必要がある。
プリアンプ付きセンスアンプを３値メモリに適用した場
合の回路図である。３値メモリの場合は、メモリセルＭ
Ｃ内には、電源Ｖｃｃの電位のＨレベル、１／２Ｖｃｃ
のＭレベル、及びグランド電位のＬレベルが記憶され
る。そして、ワード線ＷＬを立ち上げると、ビット線Ｂ
Ｌにそれぞれ、リセット電位の１／２Ｖｃｃレベルから
微小電位上昇、電位変化せず、微小電位下降が発生す
る。従って、センスアンプ回路は、それらの電位の変化
を検出し、Ｈレベル、Ｍレベル、Ｌレベルまで増幅し、
再書き込みができるように動作する必要がある。
【００３０】図７のセンスアンプ回路では、プリアンプ
回路を構成するトランジスタＰ１１，Ｑ１１及びＰ１
２，Ｑ１２と、上記の３つの状態をラッチするトライス
テートラッチ回路Ｐ２１，Ｐ２２，Ｑ２１，Ｑ２２とか
ら構成される。チャージトランスファ用のトランジスタ
Ｑ１１，Ｑ１２は、ＮチャネルＭＯＳトランジスタであ
るが、低めの閾値電圧（例えば０．２Ｖ）に設定され
る。また、ラッチ回路のＮチャネルＭＯＳトランジスタ
Ｑ２１，Ｑ２２は、高めの閾値（例えば０．６Ｖ）、Ｐ
チャネルＭＯＳトランジスタのＰ２１，Ｐ２２も高めの
閾値（例えば−０．６Ｖ）にそれぞれ設定される。この
閾値は，電源電圧（ＶＣＰとＶＳＮ間の電圧）の１／２
より大きい絶対値であることが好ましい。
回路を構成するトランジスタＰ１１，Ｑ１１及びＰ１
２，Ｑ１２と、上記の３つの状態をラッチするトライス
テートラッチ回路Ｐ２１，Ｐ２２，Ｑ２１，Ｑ２２とか
ら構成される。チャージトランスファ用のトランジスタ
Ｑ１１，Ｑ１２は、ＮチャネルＭＯＳトランジスタであ
るが、低めの閾値電圧（例えば０．２Ｖ）に設定され
る。また、ラッチ回路のＮチャネルＭＯＳトランジスタ
Ｑ２１，Ｑ２２は、高めの閾値（例えば０．６Ｖ）、Ｐ
チャネルＭＯＳトランジスタのＰ２１，Ｐ２２も高めの
閾値（例えば−０．６Ｖ）にそれぞれ設定される。この
閾値は，電源電圧（ＶＣＰとＶＳＮ間の電圧）の１／２
より大きい絶対値であることが好ましい。
【００３１】図８は，メモリセルＭＣにＨレベルの電源
Ｖｃｃの電圧１．０Ｖが蓄積されていた場合の読み出し
と再書き込み動作を示す波形図である。先ず、ビット線
対ＢＬ，ＲＢＬは１／２Ｖｃｃ電位にリセットされる。
リセット信号ＲＳ１の立ち下がりにより、トランジスタ
Ｐ１１，Ｐ１２からノードｎ０，ｎ１が電源電位Ｖｃｃ
（１．０Ｖ）にプリチャージされる。その時、チャージ
トランスファ用のトランジスタＱ１１，Ｑ１２のゲート
ＶＳＴは、例えば０．９Ｖ程度の電位になっている。従
って、トランジスタＱ１１，Ｑ１２も導通しビット線Ｂ
Ｌ，ＲＢＬの電位も上昇する。ビット線対ＢＬ，ＲＢＬ
の電位上昇が飽和する前に、リセット信号ＲＳ１が立ち
上がり、トランジスタＰ１１，Ｐ１２がオフとなり、ワ
ード線ＷＬが立ち上がる。
Ｖｃｃの電圧１．０Ｖが蓄積されていた場合の読み出し
と再書き込み動作を示す波形図である。先ず、ビット線
対ＢＬ，ＲＢＬは１／２Ｖｃｃ電位にリセットされる。
リセット信号ＲＳ１の立ち下がりにより、トランジスタ
Ｐ１１，Ｐ１２からノードｎ０，ｎ１が電源電位Ｖｃｃ
（１．０Ｖ）にプリチャージされる。その時、チャージ
トランスファ用のトランジスタＱ１１，Ｑ１２のゲート
ＶＳＴは、例えば０．９Ｖ程度の電位になっている。従
って、トランジスタＱ１１，Ｑ１２も導通しビット線Ｂ
Ｌ，ＲＢＬの電位も上昇する。ビット線対ＢＬ，ＲＢＬ
の電位上昇が飽和する前に、リセット信号ＲＳ１が立ち
上がり、トランジスタＰ１１，Ｐ１２がオフとなり、ワ
ード線ＷＬが立ち上がる。
【００３２】ワード線ＷＬの立ち上がりに伴い、メモリ
セルに記憶されていたＨレベルによりビット線ＢＬの電
位は上昇する。従って、ノードｎ０の電位の下降はノー
ドｎ１の電位の下降よりも穏やかになり、ノードｎ０と
ｎ１との電位差はビット線間の電位差よりも大きくな
る。
セルに記憶されていたＨレベルによりビット線ＢＬの電
位は上昇する。従って、ノードｎ０の電位の下降はノー
ドｎ１の電位の下降よりも穏やかになり、ノードｎ０と
ｎ１との電位差はビット線間の電位差よりも大きくな
る。
【００３３】この状態では、ノードｎ０，ｎ１は共に
０．６Ｖ以上であり、このままではラッチ回路のＰチャ
ネルトランジスタがオンしない。そこで、ノードＶＳＮ
をグランド電位まで下げて、トライステートラッチ回路
の先ずＮチャネル側のトランジスタＱ２１，Ｑ２２をオ
ンさせ、ノードｎ０，ｎ１の電位を引き下げながら電位
差にもとづいて増幅する。その後、ノードＶＣＰを電源
電位まで立ち上げてラッチ回路のＰチャネル側トランジ
スタＰ２１，Ｐ２２を活性化し、トランジスタＰ２１を
オンさせてＨレベル側のノードｎ０を電源電圧レベルま
で上昇させる。
０．６Ｖ以上であり、このままではラッチ回路のＰチャ
ネルトランジスタがオンしない。そこで、ノードＶＳＮ
をグランド電位まで下げて、トライステートラッチ回路
の先ずＮチャネル側のトランジスタＱ２１，Ｑ２２をオ
ンさせ、ノードｎ０，ｎ１の電位を引き下げながら電位
差にもとづいて増幅する。その後、ノードＶＣＰを電源
電位まで立ち上げてラッチ回路のＰチャネル側トランジ
スタＰ２１，Ｐ２２を活性化し、トランジスタＰ２１を
オンさせてＨレベル側のノードｎ０を電源電圧レベルま
で上昇させる。
【００３４】この結果、ノードｎ０の電位は電源電圧、
ノードｎ１の電位はグランド電圧に増幅、ラッチされ、
トランスファトランジスタＱ１１のゲートＶＳＴの電位
を電源より高い電圧（例えば１．５Ｖ）まで昇圧するこ
とで、ビット線ＢＬの電位も電源電圧Ｖｃｃレベルに引
き上げられる。そして、ワード線ＷＬを立ち下げること
で再書き込みも終了する。
ノードｎ１の電位はグランド電圧に増幅、ラッチされ、
トランスファトランジスタＱ１１のゲートＶＳＴの電位
を電源より高い電圧（例えば１．５Ｖ）まで昇圧するこ
とで、ビット線ＢＬの電位も電源電圧Ｖｃｃレベルに引
き上げられる。そして、ワード線ＷＬを立ち下げること
で再書き込みも終了する。
【００３５】図９は、メモリセルＭＣにＭレベルの０．
５Ｖが蓄積されていた場合の読み出しと再書き込み動作
を示す波形図である。ワード線ＷＬが立ち上がるまで
は、上記と同じ動作である。ワード線ＷＬが立ち上がっ
ても、メモリセルＭＣ内には１／２Ｖｃｃレベルが記憶
されていた為に、ビット線ＢＬの電位は僅かに低下する
程度で殆ど変動しない。従って、ノードＶＳＮを立ち下
げてラッチ回路のＮチャネルトランジスタＱ２１，Ｑ２
２を活性化しても、ノードｎ０，ｎ１の電位は同様に低
下し、両電位共にＮチャネルトランジスタＱ２１，Ｑ２
２の閾値電圧０．６Ｖ程度で止まる。詰まり、Ｐチャネ
ルトランジスタを導通させるのに必要な０．４Ｖより高
いレベルに維持される。従って、その後ノードＶＣＰを
昇圧してもノードｎ０の電位はしばらくの間中間レベル
に維持され、電源電圧Ｖｃｃにもグランド電位にもなら
ない。従って、その時点でノードＶＳＴの電位を１．５
Ｖに上昇すると、その中間レベルがメモリセルに再書き
込みされる。
５Ｖが蓄積されていた場合の読み出しと再書き込み動作
を示す波形図である。ワード線ＷＬが立ち上がるまで
は、上記と同じ動作である。ワード線ＷＬが立ち上がっ
ても、メモリセルＭＣ内には１／２Ｖｃｃレベルが記憶
されていた為に、ビット線ＢＬの電位は僅かに低下する
程度で殆ど変動しない。従って、ノードＶＳＮを立ち下
げてラッチ回路のＮチャネルトランジスタＱ２１，Ｑ２
２を活性化しても、ノードｎ０，ｎ１の電位は同様に低
下し、両電位共にＮチャネルトランジスタＱ２１，Ｑ２
２の閾値電圧０．６Ｖ程度で止まる。詰まり、Ｐチャネ
ルトランジスタを導通させるのに必要な０．４Ｖより高
いレベルに維持される。従って、その後ノードＶＣＰを
昇圧してもノードｎ０の電位はしばらくの間中間レベル
に維持され、電源電圧Ｖｃｃにもグランド電位にもなら
ない。従って、その時点でノードＶＳＴの電位を１．５
Ｖに上昇すると、その中間レベルがメモリセルに再書き
込みされる。
【００３６】図１０は、メモリセルＭＣにＬレベルの０
Ｖが蓄積されていた場合の読み出しと再書き込み動作を
示す波形図である。ワード線ＷＬが立ち上がるまでは上
記と同じ動作である。ワード線ＷＬが立ち上がると、メ
モリセルＭＣ内にビット線ＢＬから電荷が流れ込み、ビ
ット線ＢＬの電位は低下する。従って、ビット線ＢＬ側
のノードｎ０の電位はチャージトランスファ用のトラン
ジスタＱ１１の増幅効果により急激に降下し、ノードｎ
０，ｎ１間には大きな電位差が発生する。
Ｖが蓄積されていた場合の読み出しと再書き込み動作を
示す波形図である。ワード線ＷＬが立ち上がるまでは上
記と同じ動作である。ワード線ＷＬが立ち上がると、メ
モリセルＭＣ内にビット線ＢＬから電荷が流れ込み、ビ
ット線ＢＬの電位は低下する。従って、ビット線ＢＬ側
のノードｎ０の電位はチャージトランスファ用のトラン
ジスタＱ１１の増幅効果により急激に降下し、ノードｎ
０，ｎ１間には大きな電位差が発生する。
【００３７】そのタイミングで、ノードＶＳＮを立ち下
げてラッチ回路のＮチャネル側を活性化すると、ノード
ｎ１側が十分高いのでトランジスタＱ２１の導通でノー
ドｎ０の電位が０．４Ｖより低く引き下げられ、その後
のＰチャネル側の活性化により、ノードｎ１の電位が引
き上げられる。
げてラッチ回路のＮチャネル側を活性化すると、ノード
ｎ１側が十分高いのでトランジスタＱ２１の導通でノー
ドｎ０の電位が０．４Ｖより低く引き下げられ、その後
のＰチャネル側の活性化により、ノードｎ１の電位が引
き上げられる。
【００３８】そして、ノードＶＳＴを１．５Ｖに昇圧し
て、ノードｎ０のグランド電位がメモリセルＭＣに再書
き込みされる。
て、ノードｎ０のグランド電位がメモリセルＭＣに再書
き込みされる。
【００３９】以上の様に、電源電圧１．０Ｖに対して、
０．６Ｖの閾値電圧という高い閾値をもつトランジスタ
によりＣＭＯＳラッチ回路を構成することで、Ｈレベ
ル、Ｍレベル、Ｌレベルに増幅することができる。
０．６Ｖの閾値電圧という高い閾値をもつトランジスタ
によりＣＭＯＳラッチ回路を構成することで、Ｈレベ
ル、Ｍレベル、Ｌレベルに増幅することができる。
【００４０】
【発明の効果】以上説明した通り、本発明のプリアンプ
付きセンスアンプを使用することで、微小なビット線対
間の電位差を増幅して検出することができる。従って、
例えば、より微小な電位差しかビット線に発生しないよ
うな大容量の２値ＤＲＡＭに適用すると誤差のない読み
出しと再書き込みが可能になる。また、３値をメモリセ
ルに記憶する３値メモリに適用して、微小な電位差を検
出することができる。
付きセンスアンプを使用することで、微小なビット線対
間の電位差を増幅して検出することができる。従って、
例えば、より微小な電位差しかビット線に発生しないよ
うな大容量の２値ＤＲＡＭに適用すると誤差のない読み
出しと再書き込みが可能になる。また、３値をメモリセ
ルに記憶する３値メモリに適用して、微小な電位差を検
出することができる。
【図１】本発明の原理を説明する回路図である。
【図２】本発明の原理を説明する動作波形図である。
【図３】本発明の原理を説明する動作波形図である。
【図４】本発明の原理を説明する動作波形図である。
【図５】第一の実施の形態例の回路図である。
【図６】図５の動作波形図である。
【図７】第二の実施の形態例の回路図である。
【図８】図７の動作波形図（Ｈ読み出し）である。
【図９】図７の動作波形図（Ｍ読み出し）である。
【図１０】図７の動作波形図（Ｌ読み出し）である。
ＭＣ メモリセル ＢＬ ビット線 Ｐ１，Ｐ１１，Ｐ１２ プリチャージ用トランジスタ Ｑ１，Ｑ１１，Ｑ１２ チャージトランスファ用トラ
ンジスタ ＳＡ センスアンプ，ラッチ回路 Ｐ２２，Ｑ２２ 第一のＣＭＯＳインバータ Ｐ２１，Ｑ２２ 第二のＣＭＯＳインバータ
ンジスタ ＳＡ センスアンプ，ラッチ回路 Ｐ２２，Ｑ２２ 第一のＣＭＯＳインバータ Ｐ２１，Ｑ２２ 第二のＣＭＯＳインバータ
Claims (5)
- 【請求項１】メモリセルが接続されるビット線とラッチ
回路との間に電流端子が接続されたチャージトランスフ
ァ用のトランジスタと、 該ラッチ回路とチャージトランスファ用トランジスタの
接続点と電源との間に設けられ、リセット時に導通して
該接続点をプリチャージするプリチャージトランジスタ
とを有するプリアンプ回路を有し、 前記メモリセルに記憶されている情報に応じてビット線
の電位が上昇または下降する時に、前記チャージトラン
スファ用トランジスタのゲートが該ビット線の電位より
も閾値電圧以上高い電位にされ、前記接続点からビット
線側に電荷が移動する期間中に前記ラッチ回路のラッチ
動作を行うことを特徴とするセンスアンプ回路。 - 【請求項２】請求項１記載のセンスアンプ回路におい
て、 前記メモリセルに記憶されている情報に応じてビット線
の電位が上昇または下降する時に、前記チャージトラン
スファ用トランジスタのゲートが第一の電位から該ビッ
ト線の電位より該トランジスタの閾値電圧以上高い第二
の電位に上昇されることを特徴とする。 - 【請求項３】請求項１記載のセンスアンプ回路におい
て、 前記チャージトランスファ用のトランジスタがＮチャネ
ル型ＭＯＳトランジスタで構成され、前記プリチャージ
トランジスタがＰチャネル型ＭＯＳトランジスタで構成
されていることを特徴とする。 - 【請求項４】Ｈレベル、Ｍレベル、Ｌレベルの３値の情
報が記憶されるメモリセルが接続されるビット線に一方
の電流端子が接続されるチャージトランスファ用のトラ
ンジスタと、 該チャージトランスファ用トランジスタの反対側の電流
端子ノードと電源との間に設けられ、リセット時に導通
して該反対側ノードをプリチャージするプリチャージト
ランジスタとを有するプリアンプ回路と、 該反対側ノードをそれぞれゲート入力とする一対のＣＭ
ＯＳトランジスタからなる第一のインバータと、該第一
のインバータの出力をそれぞれゲート入力とし該反対側
ノードを出力とする一対のＣＭＯＳトランジスタからな
る第二のインバータとを有するラッチ回路とを有し、 該ラッチ回路の各トランジスタの閾値電圧は、その絶対
値が電源電圧値の半分より大きく、メモリセルの記憶情
報に応じてＨレベル、Ｍレベル、Ｌレベルの３値状態に
増幅することを特徴とするセンスアンプ回路。 - 【請求項５】請求項４記載のセンスアンプ回路におい
て、 前記チャージトランスファ用のトランジスタがＮチャネ
ル型ＭＯＳトランジスタで構成され、前記プリチャージ
トランジスタがＰチャネル型ＭＯＳトランジスタで構成
されていることを特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110689A JPH09297992A (ja) | 1996-05-01 | 1996-05-01 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110689A JPH09297992A (ja) | 1996-05-01 | 1996-05-01 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297992A true JPH09297992A (ja) | 1997-11-18 |
Family
ID=14541960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110689A Withdrawn JPH09297992A (ja) | 1996-05-01 | 1996-05-01 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297992A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| US6594187B2 (en) | 2000-11-20 | 2003-07-15 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2011065688A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
| JP2014142994A (ja) * | 2014-04-02 | 2014-08-07 | Ps4 Luxco S A R L | センスアンプ回路及び半導体記憶装置 |
| JP2014142995A (ja) * | 2014-04-02 | 2014-08-07 | Ps4 Luxco S A R L | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
-
1996
- 1996-05-01 JP JP8110689A patent/JPH09297992A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| US6594187B2 (en) | 2000-11-20 | 2003-07-15 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2010055729A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2010055730A (ja) * | 2008-08-29 | 2010-03-11 | Elpida Memory Inc | センスアンプ回路及び半導体記憶装置 |
| JP2011065688A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
| USRE45819E1 (en) | 2009-09-15 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor device, semiconductor memory device and data processing system comprising semiconductor system |
| JP2014142994A (ja) * | 2014-04-02 | 2014-08-07 | Ps4 Luxco S A R L | センスアンプ回路及び半導体記憶装置 |
| JP2014142995A (ja) * | 2014-04-02 | 2014-08-07 | Ps4 Luxco S A R L | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |