JPH02154393A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH02154393A JPH02154393A JP63309225A JP30922588A JPH02154393A JP H02154393 A JPH02154393 A JP H02154393A JP 63309225 A JP63309225 A JP 63309225A JP 30922588 A JP30922588 A JP 30922588A JP H02154393 A JPH02154393 A JP H02154393A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000007599 discharging Methods 0.000 claims abstract description 14
- 230000003213 activating effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、データの書き込み／読み出し可能な半導体
記憶回路に係り、特にデータ線ディスチャージ方式を採
用したＳＲＡＭ （スタティック・ランダム・アクセス
・メモリ）に関するものである。
記憶回路に係り、特にデータ線ディスチャージ方式を採
用したＳＲＡＭ （スタティック・ランダム・アクセス
・メモリ）に関するものである。
（従来の技術）
従来のＳＲＡＭの一例を第３図に示す。この構成として
は、第３図に示すように、メモリセル９が各々ビット線
４、ビット線５及びワード線８に接続され、ビット線４
，５は、各々ビット線負荷用Ｎ ｃ ｈＭＯ３トランジ
スタ１０を経て、電源ＶＣＣに接続される。また、ピッ
１〜線４，５の一方は、Ｙセレクタ１３を経て入出力線
すなわちアイオー（Ｉｌｏ）線６，７に接続される。ア
イオー線６，７は、他の列のビット線（図示せず）に接
続されると共に、カレントミラー型センスアンプ１５、
及びアイオー線負荷用ＰｃｈＭＯ３ｌ〜ランジスタ１４
を経て電源ＶＣＣに接続される。１はビット線負荷用Ｎ
ｃ ｈＭＯ３トランジスタ１０を制御するブロック選
択信号φ１．１７はアイオ−線負荷用ＰＣｈＭＯＳトラ
ンジスタ１４を制御するブロック選択信号φ１の反転信
号φコー、３ははＹセレクタ１３を制御する列選択信号
φ３である。
は、第３図に示すように、メモリセル９が各々ビット線
４、ビット線５及びワード線８に接続され、ビット線４
，５は、各々ビット線負荷用Ｎ ｃ ｈＭＯ３トランジ
スタ１０を経て、電源ＶＣＣに接続される。また、ピッ
１〜線４，５の一方は、Ｙセレクタ１３を経て入出力線
すなわちアイオー（Ｉｌｏ）線６，７に接続される。ア
イオー線６，７は、他の列のビット線（図示せず）に接
続されると共に、カレントミラー型センスアンプ１５、
及びアイオー線負荷用ＰｃｈＭＯ３ｌ〜ランジスタ１４
を経て電源ＶＣＣに接続される。１はビット線負荷用Ｎ
ｃ ｈＭＯ３トランジスタ１０を制御するブロック選
択信号φ１．１７はアイオ−線負荷用ＰＣｈＭＯＳトラ
ンジスタ１４を制御するブロック選択信号φ１の反転信
号φコー、３ははＹセレクタ１３を制御する列選択信号
φ３である。
次に第３図の回路の動作についてβ１明する。
ここでは簡単のため、メモリセルＭ１ （９）には”ｌ
−１” （ハイレベル記号）が記憶されており、その
メモリセルＭ１の読み出しについて説明する。
−１” （ハイレベル記号）が記憶されており、その
メモリセルＭ１の読み出しについて説明する。
既に列選択信号φ３によりＹセレクタ１３はＯＮしてい
るものとする。
るものとする。
第４図に読み出し時のタイミングチャートを示す。先ず
、プリチャージ期間２０では、ビット線４．５及びアイ
オー線６，７のプリチャージが行われ、ピッ１〜線４，
５の電位がＶｃｃ−Ｖｔｈまで、アイオー線６，７の電
位がｖＣＣまで上昇する。ここでｖｔｈは、ＮＣｈＭＯ
Ｓトランジスタのしきい値である。
、プリチャージ期間２０では、ビット線４．５及びアイ
オー線６，７のプリチャージが行われ、ピッ１〜線４，
５の電位がＶｃｃ−Ｖｔｈまで、アイオー線６，７の電
位がｖＣＣまで上昇する。ここでｖｔｈは、ＮＣｈＭＯ
Ｓトランジスタのしきい値である。
次に、データ読み出し期間２１では、ワード線Ｗ１ （
８）がＨ１１になりメモリセルＭ１の読み出しが行われ
る。メモリセルＭ１は“ト１″で必るため、ピッ１〜線
５の電荷が、メモリセルＭ１により、放電される（２４
：ピッ（〜線信号）のに対し、ビット線４はその電位を
保持する（２３：ビット線信号）。この電位は、Ｙセレ
クタ１３を経てアイオー線６．７に伝えられ、アイオー
線６は、プリチャージ電荷をゆっくり放電しビット線電
位２３に等しくなる。アイオー線７は、プリチャージ電
荷をアイオー線６よりも早く放電し、ピッＩ−線５と同
電位２４となる。カレントミラー型センスアンプ１５で
は、アイオー線６，７間のわずかな電位の変化を検出、
増幅し、次段のバッファに伝える。このようにして、メ
モリセルのデータを外部に取り出すことが出来る。
８）がＨ１１になりメモリセルＭ１の読み出しが行われ
る。メモリセルＭ１は“ト１″で必るため、ピッ１〜線
５の電荷が、メモリセルＭ１により、放電される（２４
：ピッ（〜線信号）のに対し、ビット線４はその電位を
保持する（２３：ビット線信号）。この電位は、Ｙセレ
クタ１３を経てアイオー線６．７に伝えられ、アイオー
線６は、プリチャージ電荷をゆっくり放電しビット線電
位２３に等しくなる。アイオー線７は、プリチャージ電
荷をアイオー線６よりも早く放電し、ピッＩ−線５と同
電位２４となる。カレントミラー型センスアンプ１５で
は、アイオー線６，７間のわずかな電位の変化を検出、
増幅し、次段のバッファに伝える。このようにして、メ
モリセルのデータを外部に取り出すことが出来る。
従来のＳＲＡＭの回路構成では、アイオー線をカレン１
〜ミラーで受けているため、カレントミラーは電源電圧
に比べ入力電位が高いところではゲインが低いと言った
特性を持っており、センスアンプへの入力信号となるア
イオー線が電源電圧ＶＣＣまでプリチャージされる場合
、センスゲインは低くなっている。また、電源電圧が急
激に低下した場合、ビット線、アイオー線電位はその寄
生容団のため高い電圧に保持されるのに対し、センスア
ンプの電源電圧は低下するために、相対的に非常に高い
入力電圧が印加されたことになり、センスゲインが非常
に低下し、アクセス時間が非常に長くなると言った欠点
を持っていた。
〜ミラーで受けているため、カレントミラーは電源電圧
に比べ入力電位が高いところではゲインが低いと言った
特性を持っており、センスアンプへの入力信号となるア
イオー線が電源電圧ＶＣＣまでプリチャージされる場合
、センスゲインは低くなっている。また、電源電圧が急
激に低下した場合、ビット線、アイオー線電位はその寄
生容団のため高い電圧に保持されるのに対し、センスア
ンプの電源電圧は低下するために、相対的に非常に高い
入力電圧が印加されたことになり、センスゲインが非常
に低下し、アクセス時間が非常に長くなると言った欠点
を持っていた。
この発明は、上記のような問題点を解決するためになさ
れたもので、電源電圧低下時にもカレントミラー型のセ
ンスアンプの能力を十分に引き出すと共に、高速動作可
能な半導体記憶回路を得ることを目的とする。
れたもので、電源電圧低下時にもカレントミラー型のセ
ンスアンプの能力を十分に引き出すと共に、高速動作可
能な半導体記憶回路を得ることを目的とする。
（課題を解決するための手段）
この発明に係る半導体記憶回路は、メモリセル９からセ
レクタ１３までデータを伝えるビット線４．５をグラウ
ンド電位にディスチャージする第１のディスチャージ手
段（ＮｃｈＭＯＳトランジスタ１１）と、セレクタ１３
からセンスアンプ１５までの入出力線（アイオー線６，
７）をグラウンド電位にディスチャージする第２のディ
スチャージ手段（ＰＣｈＭＯＳトランジスタ１２）と、
上記第１のディスチャージ手段の後に第２のディスチャ
ージ手段を作動させるセンスアンプ制御手段４０を設け
た。
レクタ１３までデータを伝えるビット線４．５をグラウ
ンド電位にディスチャージする第１のディスチャージ手
段（ＮｃｈＭＯＳトランジスタ１１）と、セレクタ１３
からセンスアンプ１５までの入出力線（アイオー線６，
７）をグラウンド電位にディスチャージする第２のディ
スチャージ手段（ＰＣｈＭＯＳトランジスタ１２）と、
上記第１のディスチャージ手段の後に第２のディスチャ
ージ手段を作動させるセンスアンプ制御手段４０を設け
た。
（作用）
この半導体記憶回路において、第１のディスチャージ手
段（ＮｃｈＭＯＳトランジスタ１１）はビット線４，５
をグラウンド電位にディスチャージし、第２のディスチ
ャージ手段（ＰＣｈＭＯＳトランジスタ１２）はセンス
アンプ制御手段４０の動きにより、それより遅延して入
出力線（アイオー線Ｇ、７）をグラウンド電位にディス
チャージする。センスアンプ１５は、上記第１．第２の
ディスチャージ手段（トランジスタ１’ｌ、１２）のデ
ィスチャージ動作中においては入力電圧が低く、高ゲイ
ンで増幅動作する。
段（ＮｃｈＭＯＳトランジスタ１１）はビット線４，５
をグラウンド電位にディスチャージし、第２のディスチ
ャージ手段（ＰＣｈＭＯＳトランジスタ１２）はセンス
アンプ制御手段４０の動きにより、それより遅延して入
出力線（アイオー線Ｇ、７）をグラウンド電位にディス
チャージする。センスアンプ１５は、上記第１．第２の
ディスチャージ手段（トランジスタ１’ｌ、１２）のデ
ィスチャージ動作中においては入力電圧が低く、高ゲイ
ンで増幅動作する。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例に係るＳＲＡＭの回路図で
ある。第１図に於て、１１は一端をビット線４，５と他
端をＧＮＤに接続されたピッ１〜線デイスチレージ用Ｎ
ｃ ｈＭＯ３を−ランジスタ、１２は一端をアイオー
線６，７と他端をＧＮＤに接続されたアイオー線ディス
チャージ用ＰｃｈＭＯ３１〜ランジスタ、１３はＮ ｃ
ｈＭＯ３ｌ〜ランジスタで）１４成されたＹセレクタ
である。２はディスチャージ制御信号φ２であり、ビッ
ト線ディスチャージ用Ｎ ＣｈＭＯ３トランジスタ１１
のグー１〜に印加される。１６はディスチャージ制御信
号φ２（２）を入力とし、ディスチャージ制ｕ１１信号
φ２の反転信号を作ると共に遅延させる反転遅延回路で
おり、その出力信号は、アイオー線ディスチャージ用Ｐ
ｃ ｈＭＯ３’ｒ−ランジスタ１２のゲートに印加さ
れる。上記反転遅延回路１６及びトランジスタ１２によ
りセンスアンプ制御手段４０が構成される。
ある。第１図に於て、１１は一端をビット線４，５と他
端をＧＮＤに接続されたピッ１〜線デイスチレージ用Ｎ
ｃ ｈＭＯ３を−ランジスタ、１２は一端をアイオー
線６，７と他端をＧＮＤに接続されたアイオー線ディス
チャージ用ＰｃｈＭＯ３１〜ランジスタ、１３はＮ ｃ
ｈＭＯ３ｌ〜ランジスタで）１４成されたＹセレクタ
である。２はディスチャージ制御信号φ２であり、ビッ
ト線ディスチャージ用Ｎ ＣｈＭＯ３トランジスタ１１
のグー１〜に印加される。１６はディスチャージ制御信
号φ２（２）を入力とし、ディスチャージ制ｕ１１信号
φ２の反転信号を作ると共に遅延させる反転遅延回路で
おり、その出力信号は、アイオー線ディスチャージ用Ｐ
ｃ ｈＭＯ３’ｒ−ランジスタ１２のゲートに印加さ
れる。上記反転遅延回路１６及びトランジスタ１２によ
りセンスアンプ制御手段４０が構成される。
次に、第１図に示す回路の動作について説明する。ここ
では簡単のため、メモリセルＭ１ （９）には“１」″
が記憶されており、そのメモリセルＭ１の読み出しにつ
いて説明する。
では簡単のため、メモリセルＭ１ （９）には“１」″
が記憶されており、そのメモリセルＭ１の読み出しにつ
いて説明する。
第２図にメモリセルの読み出し時のタイミングチャ１〜
を示す。先ｆ、ブリヂャージ期間２０では、ピッ］・線
４，５及びアイオー線６，７のプリチャージが行われ、
ビット線４，５の電位がＶｃｃ−Ｖｔｈまで、アイオー
線６，７の電位がＶｃＣまで上昇する。ここでｖ ｔ
ｈは、ＮｃｈＭＯＳトランジスタのしきい値である。
を示す。先ｆ、ブリヂャージ期間２０では、ピッ］・線
４，５及びアイオー線６，７のプリチャージが行われ、
ビット線４，５の電位がＶｃｃ−Ｖｔｈまで、アイオー
線６，７の電位がＶｃＣまで上昇する。ここでｖ ｔ
ｈは、ＮｃｈＭＯＳトランジスタのしきい値である。
次に、データ読み出し期間２１では、ワード線Ｗ１ （
８）が４１ ｌ Ｉ １１になりメモリセルＭ１の読み
出しが行われる。また、列選択信号φ３にＪ二りＹセレ
クタ１３はＯＮすると共に、ディスチャージ制御信号φ
２よりビット線ディスチャージ用トランジスタ１１もＯ
ＮＬ、ビット線４，５の電位は、徐々に低下していく。
８）が４１ ｌ Ｉ １１になりメモリセルＭ１の読み
出しが行われる。また、列選択信号φ３にＪ二りＹセレ
クタ１３はＯＮすると共に、ディスチャージ制御信号φ
２よりビット線ディスチャージ用トランジスタ１１もＯ
ＮＬ、ビット線４，５の電位は、徐々に低下していく。
ついで、センスアンプ制御手段４０の反転遅延回路１６
でディスチャージ制御信号φ２を反転し遅延させた信号
により、アイオー線ディスヂＶ−ジ用１〜ランジスタが
ＯＮＬ、ディスチャージ制御信号φ２を遅延させた分、
ピッ１〜線４，５の電位より遅れて、アイオー線６゜７
の電位が低下し始める。メモリセルＭ１はｔｇ Ｈｔｇ
であるため、ビット線５の電荷が、メモリセルＭ１によ
り放電される（２４：ビット線信号）ので、ビット線４
に比ベビット線５の電位の低下が太きく（２３：ビット
線信号ン、この信号が、Ｙセレクタ１３を経てアイオー
線６，７に伝えられ、アイオー線６は、プリチャージ電
荷をゆっくり放電しビット線電位２３に等しくなる。ア
イオー線７は、プリチャージ電荷をアイオー線６よりも
早く放電し、ビット線５と同電位２４となる。カレント
ミラー型センスアンプ１５では、アイオー線６．７間の
わずかな電位の変化を検出、増幅し、データ出力を次段
に伝える。このようにして、メモリセルのデータを、外
部に取り出すことが出来る。
でディスチャージ制御信号φ２を反転し遅延させた信号
により、アイオー線ディスヂＶ−ジ用１〜ランジスタが
ＯＮＬ、ディスチャージ制御信号φ２を遅延させた分、
ピッ１〜線４，５の電位より遅れて、アイオー線６゜７
の電位が低下し始める。メモリセルＭ１はｔｇ Ｈｔｇ
であるため、ビット線５の電荷が、メモリセルＭ１によ
り放電される（２４：ビット線信号）ので、ビット線４
に比ベビット線５の電位の低下が太きく（２３：ビット
線信号ン、この信号が、Ｙセレクタ１３を経てアイオー
線６，７に伝えられ、アイオー線６は、プリチャージ電
荷をゆっくり放電しビット線電位２３に等しくなる。ア
イオー線７は、プリチャージ電荷をアイオー線６よりも
早く放電し、ビット線５と同電位２４となる。カレント
ミラー型センスアンプ１５では、アイオー線６．７間の
わずかな電位の変化を検出、増幅し、データ出力を次段
に伝える。このようにして、メモリセルのデータを、外
部に取り出すことが出来る。
又、Ｙセレクタ１３のゲートに印加する列選択信号３を
ディスチャージ選択信号として用いても同様の効果は得
られる。
ディスチャージ選択信号として用いても同様の効果は得
られる。
このように上記実施例によれば、読み出し開始時ピッ１
〜線をディスチャージしその直後アイオー線をディスチ
ャージすることにより、Ｙセレクタのソースドレイン電
圧をｖｔｈ （Ｌ、きい値）以上確保し、たままメモリ
セルからのデータをセンスし始めるためＹセレクタの動
作速度が速く、かつ入力電圧が低いとき高ゲインである
カレン下ミラー型センスアンプの能力を十分に引き出す
ことが可（ｍである。
〜線をディスチャージしその直後アイオー線をディスチ
ャージすることにより、Ｙセレクタのソースドレイン電
圧をｖｔｈ （Ｌ、きい値）以上確保し、たままメモリ
セルからのデータをセンスし始めるためＹセレクタの動
作速度が速く、かつ入力電圧が低いとき高ゲインである
カレン下ミラー型センスアンプの能力を十分に引き出す
ことが可（ｍである。
なお、上記実施例ではＹセレクタ１３をＮｃｈＭＯＳト
ランジスタで構成した場合について説明したが、Ｙセレ
クタ１３を相補型ＭＯ３トランジスタで構成してもよい
。
ランジスタで構成した場合について説明したが、Ｙセレ
クタ１３を相補型ＭＯ３トランジスタで構成してもよい
。
（発明の効果〕
以上のように本発明によれば、メモリセルからセレクタ
までデータを伝えるビット線をグラウンド電位にディス
ヂＰ−ジする手段の動作に遅延して、上記セレクタから
上記センスアンプまでの入出力線をグラウンド電位にデ
ィスチャージする手段を動作させ、このディスチャージ
動作中にセンスアンプを動作させるセンスアンプ制御手
段４０を設ける構成としたので、セレクタのソースドレ
イン電位をしきい値以上確保したままメモリセルからの
データをセンスし始め、これによりセレクタの動作速度
が速くなり、またセンスアンプの入力電圧はディスチャ
ージ手段の動作中では入力電圧が低くなってセンスアン
プは高ゲインとなり、したがって電源電圧の低下時でも
センスアンプの能力を十分に引き出すことができ、高速
動作可能な半導体記憶回路を提供できるという効果が得
られる。
までデータを伝えるビット線をグラウンド電位にディス
ヂＰ−ジする手段の動作に遅延して、上記セレクタから
上記センスアンプまでの入出力線をグラウンド電位にデ
ィスチャージする手段を動作させ、このディスチャージ
動作中にセンスアンプを動作させるセンスアンプ制御手
段４０を設ける構成としたので、セレクタのソースドレ
イン電位をしきい値以上確保したままメモリセルからの
データをセンスし始め、これによりセレクタの動作速度
が速くなり、またセンスアンプの入力電圧はディスチャ
ージ手段の動作中では入力電圧が低くなってセンスアン
プは高ゲインとなり、したがって電源電圧の低下時でも
センスアンプの能力を十分に引き出すことができ、高速
動作可能な半導体記憶回路を提供できるという効果が得
られる。
第１図はこの発明の一実施例に係る半導体記・１回路で
あるＳＲＡＭの回路図、第２図はこの実施例の動作を説
明するためのタイミングチャート、第３図は従来のＳＲ
ＡＭの回路図、第４図はこの従来例の動作を説明するた
めのタイミングチャートである。 ４．５・・・・・・ビット線、６，７・・・・・・アイ
オー線（入出力線）、９・・・・・・メモリセル、１１
・・・・・・ビット線ディスチャージ用ＮＣｈＭＯＳト
ランジスタ（ピッ１〜線デイスチヤージ手段）、１２・
・・・・・アイオー線ディスチャージ用ＰＣｈＭＯＳト
ランジスタ（入出力線ディスチャージ手段）、１３・・
・・・・Ｙセレクタ、１５・・・・・・センスアンプ、
４０・・・・・・センスアンプ制御手段。
あるＳＲＡＭの回路図、第２図はこの実施例の動作を説
明するためのタイミングチャート、第３図は従来のＳＲ
ＡＭの回路図、第４図はこの従来例の動作を説明するた
めのタイミングチャートである。 ４．５・・・・・・ビット線、６，７・・・・・・アイ
オー線（入出力線）、９・・・・・・メモリセル、１１
・・・・・・ビット線ディスチャージ用ＮＣｈＭＯＳト
ランジスタ（ピッ１〜線デイスチヤージ手段）、１２・
・・・・・アイオー線ディスチャージ用ＰＣｈＭＯＳト
ランジスタ（入出力線ディスチャージ手段）、１３・・
・・・・Ｙセレクタ、１５・・・・・・センスアンプ、
４０・・・・・・センスアンプ制御手段。
Claims (1)
- データの書き込み／読み出し可能な複数のメモリセルと
、上記メモリセルを選択するセレクタと、上記セレクタ
により選択されたメモリセルの読み出しデータを増幅す
るセンスアンプとを備えた半導体記憶回路において、上
記メモリセルから上記セレクタまでデータを伝えるビッ
ト線をグラウンド電位にディスチャージする第１のディ
スチャージ手段と、上記セレクタから上記センスアンプ
までの入出力線をグラウンド電位にディスチャージする
第２のディスチャージ手段と、第１のディスチャージ手
段を作動させた後遅延して第２のディスチャージ手段を
作動させることにより上記センスアンプを作動させるセ
ンスアンプ制御手段を備えたことを特徴とする半導体記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309225A JPH02154393A (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309225A JPH02154393A (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154393A true JPH02154393A (ja) | 1990-06-13 |
Family
ID=17990440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309225A Pending JPH02154393A (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02154393A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162776A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | 半導体メモリ回路 |
| US5532969A (en) * | 1994-10-07 | 1996-07-02 | International Business Machines Corporation | Clocking circuit with increasing delay as supply voltage VDD |
| JP2009070418A (ja) * | 2007-09-10 | 2009-04-02 | Panasonic Corp | 半導体記憶装置 |
| CN101430924A (zh) * | 2007-11-07 | 2009-05-13 | 松下电器产业株式会社 | 半导体存储装置 |
| JP2009140578A (ja) * | 2007-12-07 | 2009-06-25 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
-
1988
- 1988-12-06 JP JP63309225A patent/JPH02154393A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162776A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | 半導体メモリ回路 |
| US5532969A (en) * | 1994-10-07 | 1996-07-02 | International Business Machines Corporation | Clocking circuit with increasing delay as supply voltage VDD |
| JP2009070418A (ja) * | 2007-09-10 | 2009-04-02 | Panasonic Corp | 半導体記憶装置 |
| CN101430924A (zh) * | 2007-11-07 | 2009-05-13 | 松下电器产业株式会社 | 半导体存储装置 |
| JP2009140578A (ja) * | 2007-12-07 | 2009-06-25 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
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