JPH01144293A

JPH01144293A - 半導体メモリ

Info

Publication number: JPH01144293A
Application number: JP62302681A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1989-06-06
Anticipated expiration: 2010-06-05
Also published as: JPH0752583B2; KR890008832A; EP0318953A3; EP0318953B1; US4974203A; DE3879409T2; EP0318953A2; KR920007442B1; DE3879409D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体メモリに係シ、特にカラムセンスアンプ
およびデータ出力トランジスタに対する出力制御回路の
配置構造に関する。

（従来の技術）第５図に従来の典製的な半導体メモリの構成を概略的に
示している。ここで、５１　、５２は例えば２区分され
たメモリセルアレイであシ、それぞれ例えばダイナミッ
ク型の多数のメモリセルＭＣがマトリクス状に配列され
ている。上記メモリセルアレイ５１　、５２に各対応し
てスウデコーダ５３．５４およびカラムセンスアンプ５
５゜５６およびカラム系デコーダ５７．５８が設けられ
てい暮。ＤＬＩおよびＤＬ２はデータ線、ＡＳはアレイ
選択回路、５９は出力回路であって、メインセンスアン
プ６０や出力制御回路６１を含んでいる。この出力制御
回路６１は、出力トランジスタ（Ｐチャネルトランジス
タＱ、およびＮチャネルトランジスタＱ、）を制御する
ものであシ、出力イネーブル信号ＯＥに応じて出力端子
６２にデータを出力させたシ、出力端子６２を高インピ
ーダンス状態に制御する。なお、ＷＬおよびＢＬはそれ
ぞれ前記メモリセルアレイ５１．５２におけるワード線
およびビット線を代表的に１本づつ示し九ものである。

上記半導体メモリにおいては、たとえばロウデコーダ５
３によって１つのワード＠ＷＬが選択されると、これに
接続されているメモリセルＭＣが活性化され、このメモ
リセルＭＣに接続されているビット線ＢＩ、にメモリセ
ルデータがｒＲみ出される。このメモリセルデータは、
カラムセンスアンプ５５により増幅されたのちカラム系
デコーダ５７によって選択されてデータ線ＤＬＩに出力
され、さらにプレイ選択回路Ａｓにより選択されて出力
回路５９に伝達される。

上記半導体メモリにおいては、第６図に示すように、出
力トランジスタＱ、　＃　ＱＮＯ各ンースが対応してｖ
ＤＤ電源端子６３、ｖ０電源端子（接地端子）６４に接
続されると共にテッグ内部のｖＤＤ電源＠６５、ｖａｍ
電源８６６に接続されている。この場合、上記出力トラ
ンジスタＱＰ、ＱＮとｖＤＤ電源端子６３、ｖ８８電源
端子６４との間の配線には、メンディングワイヤなどの
インダクタンス成分Ｌｌ、Ｌ２が存在している。また、
出力端子６２と出力負荷容量Ｃとの間にはインダクタン
ス成分Ｌ３が存在する。このようなインダクタンス成分
が存在すると、出力端子６２を高レベルから低レベルに
反転させる（つまシ、出力端子６２の電荷を放電させる
］ためにＮ　ｆ−ｖネルトランジスタＱＮを高速でオン
駆動したとき、ＮチャネルトランジスタＱＮのソース電
位（チップ内部ｖｄ電位）が第７図（、）に示すように
大きく変動する。このような大きな電位変動（雑音ンが
生じると、チップ内部回路６７の誤動作をまねいてしま
う。

なお、ＶＧＮはＮチャネルトランジスタＱＮのたト駆動
電位を示しておシ、これは出力制御回路６）のインバー
タ６８から与えられる。

上記したように出力変化時にチップ内部ｖ８１Ｉ′電位
に大きな変動が生じるのを避けるために、通常はＮチャ
ネルトランジスタＱＮのダート駆動電位ｖＧＮを第７図
（ｂ）に示すように緩やかに変化させ、５　ｎｓ以上か
けて出力変化を生じさせている。

なお、出力端子６２を低レベルから高レベルに反転させ
る場合にも、ＰチャネルトランジスタＱ。

のゲート駆動電位ｖＧＦを緩やかに変化させることによ
って、チップ内部ｖＤｊ）／電位に大きな変動が生じる
のを避けている。

上記したように出力トランジスタＱＮ、　Ｑ、　＠緩や
かに駆動するために、出力１ｔｌＩＪ御回路６１のイン
バータ６８．６９の駆動力を絞ってその出力を遅延させ
ることによってｒ−ト駆ｋｊＪ電位Ｖ。Ｎ　＃　ＶＯＦ
を緩やかに変化させている。

ところで、前記データ＠ＤＬＩ、ＤＬ２は、通常、２ｐ
Ｆａ度の容量があシ、カラムセンスアンプ５５．５６に
より上記データ＠ＤＬＩ、ＤＬ２を駆動するのにｓｎｓ
程度もかかる。これは、カラムセンスアン！５５．５６
はメモリセルデータのような小さな信号を増幅するので
動作速度か遅い上に大きな容量を駆動しなければならな
いからである。また、前述したように、出力変化時のチ
ップ内部電源電位の変動を抑制するために出力制御回路
６１に５□程度の遅延を持たせている。したがって、上
記従来の半導体メモリはアクセス時間の短縮化の間での
制約が大きく、高速アクセスを実現することが困難であ
った。

（発明が解決しようとする間辿点ン本発明は、上記したようにデータ線の駆動および出力ト
ランジスタの駆動に伴５遅延のため高速アクセス化が困
難であるという問題点を解決すべくなされたもので、カ
ラムセンスアンプおよび出力トランジスタに対する出力
制御回路の配置関係を工夫することで高速アクセス化を
容易に実現し得る半導体メモリを提供することを目的と
する。

［発明の構成コ（問題点ｔ−解決するための手段〕本発明の半導体メモリは、出力制御回路を出力トランジ
スタまでの配線距離よりもカラムセンスアンプとの間の
配線距離が短かい位置に設けてなることを特徴とする。

（作用）カラムセンスアンプから出力制御回路までの配線距離を
短かくすることができるので、カラムセンスアンプから
出力制御回路までの間の信号遅延を著しく小さくするこ
とができる。また、出力制御回路から出力トランジスタ
までの配線距離が長くなって出カド２ンソスタｒ−ト駆
動電位力ぶ緩やかに変化しても、出力変化時のチップ内
部電源電位の変動を抑制する必要性から許容できる。し
たがって、カラムセンスアンプから出力トランジスタま
での間の信号遅延は、はぼ出力制御回路による遅延時間
まで小さくなり、大幅な高速アクセス化が可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す半導体メモリにおいて、１．２は例えば２
区分されたメモリセルアレイであり、それぞれ例えばダ
イナミック型の多数のメモリセルＭＣがマトリクス状に
配置されている。上記メモリセルアレイ１．２に各対応
してロウデコーダ３．４およびカラムデコーダ（図示せ
ず）、カラムセンスアンプ５．６および出力制御回路７
．８およびカラム系デコーダ９．１０および共通データ
線対（ＤＬＩ　、ＤＬｊ　）、（ＤＬ２　、ＤＬ２　）
が設ケラしている。ＡＳは上記２つのメモリセルアレイ
１．２を選択するためのアレイ選択回路である。

また、前記メモリセルアレイ１，２に対応して不良救済
用の冗長メモリ回路１′、ｌが設けられている。この冗
長メモリ回路Ｊ／、Ｊ／に対応してセンスアンプ５１．
６’および出力制御回路７’、８’が設けられておシ、
上記冗長メモリ回路１１．２１は前記ロウデコーダ３，
４により選択される。１１は上記冗長メモリ回路１’、
　２’系の出力と前記メモリセルアレイ１．２系の出力
との切換選択を行う切換回路であシ、この切換出力は出
力トランジスタ（ＰチャネルトランジスタＱ、およびＮ
チャネルトランジスタＱＮ）に供給される。

上記メモリにおいて、メモリセルアレイ１．２用の出力
制御回路７，８とカラムセンスアンプ５゜６との間の配
線距離が出力制御回路７，８と出力トランジスタ（Ｑ、
、ＱＮ、）との間の配ｍ距離よりも短かくなっておシ、
具体的には出力制御回路７゜８はカラムセンスアンプ５
，６にほぼ隣接して後段側に設けられている。同様に、
冗長メモリ回路１１．２１用の出力制御回路７１．Ｂ／
も、カラムセンスアン！５１　、６／との間の配線距離
が出力トランジスタ（ＱＰ、　ＱＮ）との間の配線距離
よりも短かくなっている。そして、出力制御回路７，８
の後段側に力ンム系デコーダ９，１０が設けられておシ
、このカラム系デコーダ９，１０が共通データ線対（Ｄ
Ｌλ、ＤＬＩ　）、　（ＤＬ２．　ＤＬ２　）ｔ−介し
てアレイ選択回路ＡＳに接続されている。

前記メモリセルＭＣは、たとえば第２図に示すように、
１個のトランス７アダート用ＭＯ８）ランジスタＱと１
個のキャパシタＣとからなる。なお。

メモリセルアレイＭＣはダイナミック型に限らず、スタ
ティック型のメモリセルを用いたものでもよい。このス
タティック型メモリセルは、たとえば第３図に示すよう
に、トランスファゲート用のＭＯＳ　）ランソスタＱＩ
ＰＱ２と、　ＭＯＳ　トランジスタＱ　３ｐ　Ｑ　４お
よび負荷抵抗Ｒ１，Ｒ２からなる７リップフロラ１回路
とにより構成されるものであり、このメモリセルには１
本のワードｉＷＬと一対のビット線ＢＬ、ＢＬとが接続
される。また、メモリセルアレイＭＯは、上記したよう
な幻Ｗメモリセルに限らず、　ＲＯＭメモリセル、　Ｅ
ＰＲＯＭメモリセルなどを用いたものでもよい。

一方、前記出力制御回路７，８．７’、ｌｊ’は、カラ
ムセンスアンｆ５　、６　、５’、　６１のセンスアン
プ数に対応して複数個の出力制御回路が設けられておシ
、個々の出力制御回路は例えば第４図に示すように構成
されている。即ち、出力イネーブル信号口および前段の
カラムセンスアンプの出力がノアゲート４１に入力し、
出力イネーブル信号ｏｇ（前記丁１と相補的な信号）お
よび前段のカラムセンスアンプの出力がナンドダート４
２に入カシ、上記ノアダート４１．ナントゲート４２の
各出力がそれぞれインバータ４３．４４を介して出力し
ている。

なお、力２ムセンスアング５，６と出力ｆｆｆｔ１Ｏ１
４１回路７，８との間で、何本かのカラムセンスアンプ
出力線をデコーダ回路（図示せず）を介してまとめてか
ら出力制御回路７，８に入力するようにしてもよい。ま
た、メモリセルアレイ１，２における何本かのカラム線
（ビット線）出力をデコーダ回路（図示せず）を介して
まとめてからカラムセンスアンプ５，６に入力するよう
にしてもよい。

このような回路構成の変更に際して、カラム系デコード
信号によりブコードされる徳々のデコーダ回路の出力側
に設けられる容量の大きい共通データ線対（ＤＬＪ、面
）　、　（ＤＬＪ　、　ＤＬＪ　）と出力トランゾスタ
（Ｑ、　、　ＱＮ）との間には出力制御回路を設けず、
出力制御回路７．８をカラムセンスアン７″５．６との
間の配線距離が出力トランジスタ（Ｑ、　、　ＱＰｉ）
との間の配線距離よりも短かい位置に設けることが重要
である。

上記半導体メモリによれば、カラムセンスアンプから出
力制御回路までの配線距離が短かいので、カラムセンス
アンプの駆動力が小さくても駆動すヘキ負荷容量が小さ
く、カラムセンスアンプによる遅延は最小限に抑えられ
る。一方、出力制御回路から出力トランジスタまでの配
線距離が長くなって出力制御回路の駆動すべき負荷容量
が犬きくなシ、出力制御回路の遅延が大きくても許容で
きる。何故なら、出力変化時のチップ内部電源電位の変
動を抑制するためＫは、出力トランジスタのダート駆動
電位を緩やかに変化させる必要があるからである。した
がって、カラムセンスアンプから出力トランジスタまで
の間の遅延は、はぼ出力制御回路による遅延時間まで小
さくなシ、従来はカラムセンスアンプによる遅延も大き
かったことに比べて大幅な高速アクセス化が可能になる
。

なお、上記実施例のようにカラムセンスアンプとカラム
系デコーダとの間に複数個の出力制御回路を設け、この
複数個の出力制御回路の出力金力２ム系デコーダにより
選択したのち共通ｒ−タ線、アレイ選択回路、冗長選択
回路を介して出力トランジスタに導く構成は、従来のよ
うに出力トランジスタの直前に共通の１個の出力回路を
設ける構成に比べてチップ面積の増大をまねくが、高速
化が必要なメモリでは多少のチップ面積の増大はあって
も高速アクセス化が可能な方が良い。

また、上記実施例では、出力制御回路として出力端子１
２のトライステート（高レベル状態、低レベル状態、高
インピーダンス状態）制御を行うものを示したが、よシ
複雑な制御を行う出力制御回路を用いてもよ−。

［発明の効果コ上述したように本発明の半導体メモリによれば、出力制
御回路を出力トランジスタまでの配線距離よりもカラム
センスアンプとの間の配線距離が短かい位置に設けたの
で、カラムセンスアンプから出力制御回路までの間の信
号遅延を著しく小さくすることができ、カラムセンスア
ンプから出力トランジスタまでの間の遅延はほぼ出力制
御回路による遅延時間まで小さくなシ、アクセス時間の
大幅な低減が可能になった。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例を示す構成説
明図、第２図は第１図中のメモリセルを示す回路図、第
３図は第２図のメモリセルの変形例を示す回路図、第４
図は第１図中の出力制御回路の一具体例を示す論理回路
図、第５図は従来の半導体メモリを示す構成説明図、第
６図は第５図中の出力トランジスタおよび出力端子に対
する出力制御回路、電源線、負荷の接続回路を示す回路
図、第７図（ａ）　＃　（ｂ）は第６図中の出力トラン
ジスタの出力変化時における各部電位の様子を示す波形
図である。１．２・・・メモリセルアレイ、３，４・・・ロウデコ
ーダ、５，６・・・カラムセンスアンプ、７，８・・・
出力制御回路、９，１０・・・カラム系デコーダ、１２
・・・出力端子、ＱＰ、ＱＮ・・・出力トランジスタ、
ＭＣ・・・メモリセル、ＷＬ・・・ワードｉ、ＢＬ、・
・・ビット線。出願人代理人　　弁理士　鈴　工　武　彦第４図第２図第３図５６図（ａ）（ｂ）？７Ｎ

Claims

【特許請求の範囲】

（１）メモリセルアレイのメモリセルからビット線に読
み出されたデータを増幅するカラムセンスアンプと、こ
のカラムセンスアンプの出力が入力する出力制御回路と
、この出力制御回路により駆動制御される出力トランジ
スタとを具備し、前記カラムセンスアンプから出力制御
回路までの配線距離が出力制御回路から出力トランジス
タまでの配線距離よりも短かくなるように出力制御回路
が配置されてなることを特徴とする半導体メモリ。
（２）前記出力制御回路が複数個あり、この複数個の出
力制御回路の各出力がカラム系デコーダにより選択され
たのち共通データ線を介して出力トランジスタに入力す
るように構成されてなることを特徴とする前記特許請求
の範囲第１項記載の半導体メモリ。
（３）前記カラムセンスアンプは前記メモリセルアレイ
の各カラム毎に設けられていることを特徴とする前記特
許請求の範囲第１項または第２項記載の半導体メモリ。
（４）前記カラムセンスアンプは前記メモリセルアレイ
の複数カラム毎に設けられていることを特徴とする前記
特許請求の範囲第１項または第２項記載の半導体メモリ
。