KR900002666B1 - 반도체 기억회로 - Google Patents

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KR900002666B1 KR1019860006913A KR860006913A KR900002666B1 KR 900002666 B1 KR900002666 B1 KR 900002666B1 KR 1019860006913 A KR1019860006913 A KR 1019860006913A KR 860006913 A KR860006913 A KR 860006913A KR 900002666 B1 KR900002666 B1 KR 900002666B1
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요오이찌 도비다
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미쓰비시 뎅기 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 기억회로
제 1 도는 본 발명의 일 실시예를 표시한 회로도.
제 2 도는 제 1 도의 회로동작을 설명하기 위한 파형도.
제 3 도는 종래의 회로를 표시한 회로도.
제 4 도는 제 3 도의 회로 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
la1~lan, lb1~lbn: 메모리셀 lc1~lcn, ld1~ldn: 더미셀
241~24n: 센스앰프 6a, 6b : 워드선
6c, 6d : 더미워드선 21a, 21b : 디코더회로, 더미디코더회로
32 : 제 1 의 FET 111~11n, 121~12n: P채널 MOST
141~14n: 제 2 의 FET 100 : 평형 제어수단
100a, 100b, 100c : 제 1, 제 2, 제 3 의 제어회로
본 발명은 절연 게이트형 전계효과 트랜지스터(이하 MOST라고 약칭한다)를 사용한 반도체 기억회로에 관한 것으로, 특히 다이나믹형의 반도체 기억회로에 사용하여 유효한 비트선 전위 평형회로의 개량에 관한 것이다.
제 3 도는 종래의 랜 덤 악세스 메모리 장치(이하 RAM이라고 약칭한다)의 일부를 표시한 회로구성도이고, 이 도면에서는 1비트 당 1개의 MOST를 가진 메모리셀이 6비트, 더미셀이 6비트, 그들을 선택하기 위한 1개의 어드레스 디코더, 메모리 셀에서 판독출력된 데이타를 증폭하기 위한 3개의 센스앰프 비트선의 충전 및 전위 평형회로가 3개, 워드선의 풀 다운회로가 4개 표시되어 있다.
제 3 도에 있어서, la1~lan, 2b1~2bn는 각각 1비트의 메모리셀이며, 논리치 "1", "0"의 데이타를 기억한다. 또한 lc1~lcn, ld1~ldn는 각각 1비트의 더미셀, 41~4n, 51~5n는 메모리셀 데이타를 전달하는 비트선이고, 41~4n와 51~5n는 각각 상보성의 데이타가 전달된다. 또한 6a, 6b는 메모리 셀을 구동하는 신호(ψw)가 공급되는 워드선, 6c, 6d는 더미셀을 구동하는 신호(ψw)가 공급되는 더미워드선이다.
2a1~2an, 2b1~2bn는 메모리셀 데이타를 기억하는 기억용량이고, 일단이 각각 접속점(3a1~3an), (3b1~3bn)에, 타단이 접지점에 접속되어 있다. 2c1~2cn, 2d1~2dn는 상기 메모리 셀 용량(2a1~2an), (2b1~2bn)의 약 반분의 크기로 설정된 더미 용량이며 일단이 각각 접속점(3c1~3cn), (3d1~3dn)에, 타단이 접지점에 접속되어 메모리셀 데이타 판독출력시의 참조전위를 공급하는 역할을 한다.
7a1~7an, 7b1~7bn는 스위칭 MOST로서 일방의 주전극이 각각 접속점(3a1~3an), (3b1~3bn)에, 타방의 주전극이 각각 비트선(41~4n), (51~5n)에, 게이트전극이 각각 워드선상의 접속점(10a1~10an), (10b1~10bn)에 접속되며, 기억용량(2a1~2an), (2b1~2bn)의 데이타의 판독출력, 기입 또는 유지하는 역할을 한다.
7c1~7cn, 7d1~7dn는 스위칭 MOST이며 일방의 주전극이 각각 접속점(3c1~3cn), (3d1~3dn)에, 타방의 주전극이 각각 비트선(41~4n), (51~5n)에, 게이트전극이 각각 더미워드선상의 접속점(10c1~10cn), (10d1~10dn)에 접속되고, 더미용량(2c1~2cn), (2d1~2dn)에서 참조 데이타를 판독 출력하는 역할을 한다.
29c1~29cn, 29d1~29dn는 MOST이며, 일방의 주전극이 각각 접속점(3c1~3 cn), (3d1~3dn)에, 타방의 주전극이 접지점에, 게이트전극이 클록신호
Figure kpo00001
가 공급되는 단자(27)에 접속되어 있고, RAM의 대기시에 더미용량의 레벨을 "0"으로하여 다음의 판독출력동작에 대비하는 역할을 한다.
8a1~8an, 8b1~8bn는 일단이 각각 접속점 10a1~10an, 10b1~10bn에, 타단이 각각 접속점 9a1~9an, 9b1~9bn에 접속된 워드선의 기생저항이다. 이 저항은 제 3 도에 표시한 바와 같은 동일 센스 앰프 241~24n에 접속되는 한쌍의 비트선이 평행하게 배치된 회로에 통상부수하는 것이다. 이 저항을 저감시키기 위하여서는 저항치가 낮은 알루미늄의 2층 배선기술을 사용하면 좋지만 제조공정수의 증가, 2층째의 알루미늄 배선의 신뢰성상의 문제에 의하여 일반적으로는 사용되고 있지않고 통상은 비교적 저항치가 큰 폴리 실리콘등의 고융점금속이 제조상의 용이성에 의하여 사용되고 있다.
8c1~8cn, 8d1~8dn는 일단이 각각 접속점 10c1~10cn, 10d1~10dn에, 타단이 각각 접속점 9c1~9cn, 9d1~9dn에 접속된 더미 워드선의 기생저항이다.
11a1~11an, 11b1~11bn는 일단이 각각 접속점 9a1~9an, 9b1~9bn에, 타단이 접지점에 접속된 워드선의 기생용량이다.
11c1~11cn, 11d1~11dn는 일단이 각각 접속점 9c1~9cn, 9d1~9dn에 타단이 접지점에 접속된 더미워드선의 기생용량이다.
111~11n, 121~12n는 각각 비트선 41~4n, 51~5n와 전원전압(V)이 공급되는 전원단자(19)의 사이에 설치되며, 게이트전극이 각각 접속점(141~14n)에 접속된 비트선을 충전하기 위한 MOST로서 메모리셀에 사용되는 MOST와는 역도전상의 P채널 MOST가 사용되고 있다.
131~13n는 각각 1쌍의 비트선 41~4n와 51~5n와의 사이에 설치되며 게이트전극이 각각 상기 접속점(141~14n)에 접속된 비트선 전위를 평형화하기 위한 MOST로서 여기에도 P채널 MOST가 사용되고 있다.
또한 상기 접속점(141~14n)은 클록신호(ψE)가 공급되는 단자(22)에 접속되어 있다.
241~24n는 각각 한쌍의 비트선과 클록신호
Figure kpo00002
가 공급되는 단자(251~25n)에 접속된 센스앰프 회로이며 한쌍의 비트선상에 나타난 미소한 전압차를 증폭하는 역할을 한다.
301~30n는 각각 비트선(41~4n)과 접속점(251~25n)과의 사이에 설치되며 게이트전극이 각각 비트선(51~5n)에 접속된 MOST이다.
또한 311~31n는 각각 비트선(51~5n)과 접속점(251~ 25n)과의 사이에 설치되며 게이트 전극이 각각 비트선(41~4n)에 접속된 MOST이고 이들 MOST(301~30n)와 (311~31n)와는 크로스 형상으로 접속되어서 플립플롭회로를 구성하고 있다.
또한 33은 전원단자(19)와 접속점(35)과의 사이에 설치되며 게이트전극이 클록신호 ψS가 공급되는 단자(36)에 접속된 MOST, 34는 접속점(35)과 접지점과의 사이에 설치되어 게이트전극이 클록신호
Figure kpo00003
가 공급되는 단자(37)에 접속된 MOST, 32는 접속점(251~25n)과 접지점과의 사이에 설치되어 게이트 전극이 접속점(35)에 접속된 센스앰프군(241~24n)을 구동하기 위한 MOST이다.
또한 21a는 단자군(18a)에서 공급되는 어드레스신호 A×1,
Figure kpo00004
………A×n,
Figure kpo00005
를 디코더하여 그 출력(16a, 16b …)중의 1본에 전압을 출력하는 디코더회로이고, 단자(19, 20)에서 각각 전원전압(V) 및 클록신호
Figure kpo00006
가 공급되고 있다.
또한 21b는 단자(18b)에서 공급되는 최하위 행 어드레스 신호(A×1,
Figure kpo00007
)를 디코더하여 그 출력(16c, 16d)의 어느 1본에 전압을 출력하는 더미 디코더회로로서 단자 19, 20에서 각각 전원전압(V) 및 클록신호
Figure kpo00008
가 공급되고 있다. 15a, 15b는 각각 디코더회로 21a의 출력 16a, 16b의 레벨에 상응하여 단자(17)에 공급되는 워드선 구동신호(ψw)를 워드선에 결합하기 위한 MOST, 15c, 15d는 각각 더미 디코더회로(21b)의 출력 16c, 16d의 레벨에 상응하여 단자(17)에 공급되는 워드선 구동신호(ψw)를 더미 워드선에 결합하기 위한 MOST, 23a, 23b는 각각 워드선의 일단의 접속점(28a)(28b)과 접지점과의 사이에 설치되며 게이트 전극이 클록신호
Figure kpo00009
가 공급되는 단자(26)에 접속된 MOST이고, 비선택의 워드선의 노이즈 전압을 저감하기 위한 역할을 한다.
23c, 23d는 각각 더미 워드선의 일단의 접속점 28c, 28d과 접지점과의 사이에 설치되어 게이트전극이 클록신호
Figure kpo00010
가 공급되는 단자(26)에 접속된 MOST이고 비선택의 더미 워드선의 노이즈전압을 저감하기 위한 역할을 한다.
다음은 제 3 도의 회로동작을 제 4 도의 파형도를 사용하여 설명한다. 제 4 도는 제 3 도의 메모리셀(1a1~1an)에서 데이타를 판독출력할 경우의 동작을 표시하였다.
시각 t0까지에 디코더 21a의 모든 출력점 16a, 16b…은 클록신호
Figure kpo00011
에 의하여 "1"에 충전되어 있고 더미 디코더 21b의 출력점 16c, 16d도 "1"에 충전되어있다. 비트선 41~4n, 51~5n도 클록신호(ψE)에 의하여 전원전압 V까지 충전되어 있다. 또한 전체의 워드선 및 더미워드선은 클록신호(ψw)의 레벨이 "0"이고 또한 MOST(15a, 15b, …, 15c, 15d)가 온(ON)하고 있으므로 "0"이 되었고 모든 메모리셀 및 더미셀이 비선택 상태로 되어 있다.
MOST(23a, 23b, …, 23c, 23d)는 클록신호
Figure kpo00012
가"1"이므로 온되어 있고 워드선 및 더미 워드선을 보다 강하게 "0"에 고정하고 있다.
시각 t0에 있어 클록신호
Figure kpo00013
가 "0"으로 되면 디코더 및 더미 디코더의 예비충전이 완료한다. 다음에 시각 t1에 있어 어드레스 신호 "0" 또는 "1"이 되면 디코더 21a의 출력(16a, 16b, …)중 어느 1본을 남기고 타의 출력은 전부 "0"이 된다. 이 경우는 출력 16a만이 "1"이 되고 기타는 전부 "0"이 된다고 상정하고 있다.
디코더 출력 16a만이 "1"이 된 경우, MOST(15a)만이 온하고 클록신호 ψw에 의하여 메모리셀(1a1~1an)이 선택되게된다. 이들의 셀은 각 비트선대중 좌측의 비트선 41~4n에 접속되어 있다.
이 경우는 더미 디코더는 우측의 비트선에 접속되어 있는 더미셀 1d1~1dn를 선택하는 역할을 하게 되어있다. 즉 MOST(16c)는 "0", MOST(16d)가 "1"로 된다.
디코더, 더미 디코더에 의한 선택이 종료된 후 시각 t2에 있어 클록신호 ψE가 V로 된다. 이것에 의하여 MOST(111~11n), (121~12n), (131~13n)가 오프(OFF)가 되고 비트선이 고임피던스 상태가 되고 셀데이타의 판독 출력의 대기상태가 된다. 또한 동시에 클록신호
Figure kpo00014
가 MOST(23a~23d)의 드레시홀드 전압 VTH보다도 약간 높은 값이 되고 워드선 6a, 더미 워드선 6d을 제외한 워드선이 비교적 높은 저항으로 "0"에 접지되게 된다.
다음은 시각(t3)에 있어서 클록신호(ψw)가 상승을 개시하여 시각(t4)에서 최종 레벨 V에 도달한다. 이것에 의하여 워드선 6a, 더미워드선 6b의 전압도 상승하지만 상승하는 시간은 워드선의 장소에 따라 상이하게 된다. 즉 ψw의 입력점에 가까운 측의 접속점 10a1, 10d1에서는 빨리 상승하고 먼측의 접속점 10an, 10dn에서는 늦게 상승한다. 이것은 워드선 및 더미워드선에 부수하는 기생저항과 용량에 의한 것이다. 통상이 지연은 256K비트의 RAM의 경우, 20ns정도가 된다. 즉 접속점 10a1, 10d1은 클록신호(ψw)와 대략 같은 시각의 t4에서 전원전압(V)까지 상승하지만 접속점 10an, 10dn은 약 20ns 지연된 시각(t5)에서 V에 도달한다. 접속점 10a1~10an, 10d1~10dn의 전압이 상승하므로서 MOST 7a1~7an, 7d1~7dn가 온하여 비트선에 데이타 및 참조 데이타가 판독된다.
이 경우는 각 메모리셀에 "0" 데이타가 기억되어 있으므로 비트선 41~4n의 전위가 저하한다. 일방 비트선 51~5n측에서는 더미셀의 참조데이타가 판독되어 전위가 저하하지만 그 레벨은 비트선 41~4n측보다도 높다. 그 이유는 전술한 바와같이 더미 셀용량은 메모리 용량의 반분에 설정되어 있기 때문이다. 시각(t5)의 직전에서 클록신호(ψs)가 0에서 V에 상승하여 MOST(33)를 온시킨다. 이때
Figure kpo00015
는 "0"이기 때문에 MOST(34)는 오프되고 있다.
MOST(33)가 온하므로서 MOST(32)의 게이트전압이 상승하고 MOST(32)가 온하여 신호,
Figure kpo00016
즉 접속점 (251~25n)의 전위가 저하를 시작한다(시각 t5). 클록신호
Figure kpo00017
가 하강하면 41~4n, 51~5n의 각 비트선간의 미소전압차가 센스앰프 241~24n에 의하여 증폭된다. 클록신호
Figure kpo00018
의 하강이 완료된 시각 t6에 있어서는 비트선 41~4n의 전위는 "0", 비트선 51~5n의 전위는 V보다 근소하게 저하된 레벨이 되고 증폭이 완료한다. 이 커다란 전압차가 도시없는 후단의 회로에 전달되어 RAM의 출력으로 판독된다.
상기한 바와같은 일련의 판독출력동작이 완료하면 타의 메모리셀의 판독출력을 위하여 대기상태로 이동할 필요가 있다. 대기상태로 이동할때는 메모리셀 용량의 전압레벨은 완전한 "0" 또는 "1"레벨일 것이 바람직하다. 만약 완전한 레벨에서 어긋난 경우는 다음 판독 출력시에 있어 판독 출력 마진이 저하하기 때문이다. 그러기 위하여서는 워드선 6a의 전압이 0이 되고 MOST 7a1~7an가 오프할때까지 MOST 301~30n와 MOST 32가 온하여 비트선 41~4n의 전압이 "0"의 저 임피던스상태로 고정되어 있지 않으면 아니된다.
또한 비트선 전위의 평형시에 있어서는 불필요한 전력 소비를 억제하기 위하여 MOST32가 오프되어 있어야만 한다.
제 4 도에 있어서 대기상태로 이전할때의 파형이 시각 t7 이후에 표시되어 있다.
시각 t7에 있어서 클록(ψw)이 하강을 개시하여 시각(t8)에 있어서, 최종 레벨 "0"에 도달한다. 이것에 의하여 워드선 6a 및 더미 워드선의 전압도 하강하지만 전술한 상승의 경우와 동일하게 하강하는 시간은 장소에 따라 상이하다. 즉 접속점 10an, 10dn에서는 늦고 10a1, 10d1에서는 빠르게 된다. 여기서 MOST 7an는 대략 시각 t9에서 대기 상태가 된다.
MOST(7an)가 오프가 된 후 클록
Figure kpo00019
이 "1"이 되고, MOST(34)가 온하여 접속점 35의 레벨이 "0"이 되고 MOST 32가 오프한다. 다음에 시각(t9)에서 ψE가 하강을 시작하여 비트선전위의 평형화와 충전이 시작된다. 이것에 의하여 MOST 111~11n, 121~12n, 131~13n가 온하여 비트선 41~4n의 전위가 상승하고 비트선 51~5n의 전위는 일단 하강을 시작한다. 그리고 시각 t11에서 전원전압(V)까지 상승하고 비트선간의 전위는 대략 같은 레벨이 된다(이론적으로는 무한대의 시간을 요한다). 만약 평형화가 불충분하여 한쌍의 비트선간의 전위치가 큰 경우는 다음의 판독 출력때의 판독출력전압 마진이 감소하고 오동작을 초래하게 된다.
더우기 시각 t9부근에 있어 클록
Figure kpo00020
의 상승 Ax,
Figure kpo00021
, ……, Axn,
Figure kpo00022
의 하강이 있으나 이것은 본 발명과 직접적인 관계는 없다.
상기와 같이 비트선 전위의 평형화는 다음의 판독출력 마진을 크게 잡기 때문에 되도록 빨리 할 필요가 있으므로 메모리셀의 스위칭 MOST가 오프한 직후에 행하는 것이 가장 효율적이다.
종래는 평준화가 시작하는 타이밍, 즉 ψE가 발생하는 타이밍은 ψw 신호를 기준으로한 MOST의 인버터회로를 종속접속한 지연회로에 의하여 발생되고 있었지만 이 회로요소중에는 워드선에 사용되고있는 비교적 고저항의 고융점 금속에 의한 저항체는 사용되지 아니하였다.
이 저항체의 저항치가 제조상의 부조현상에 의하여 높게된 경우 10an의 파형의 파선으로 표시한 바와같이 하강시간이 길게되어 메모리셀의 스위칭 MOST가 오프할 시간이 늦게된다(시각 t10). 이 상태에서 시각(t9)에 있어서 비트선의 평형화가 시작되면 스위칭 MOST가 오프되기 이전에 비트선(4n)의 전압이 상승하고 메모리셀(1an)에 높은 전압이 들어가 오동작을 초래하게 된다.
종래의 회로에 있어서는 이 부조현상을 계산에 의하여 구하고 있었으므로 안전을 예견하여 필요이상의 평형화의 개시 타이밍을 지연시켰었다. 이 때문에 RAM의 동작사이클시간(제 2 도의 t0에서 t'0까지)이 길게 되어있다.
본 발명은 상기와 같은 종래의 것의 문제점을 감안하고 발명된 것으로 종래의 것에 비하여 비트선 전위의 평형화를 빨리 개시할 수 있는 반도체 기억회로의 제공을 목적으로한 것이다.
본 발명에 의한 반도체 기억회로는 더미 워드선 단부의 전위가 소정전위로 된 것에 의하여 더미 워드선의 선택이 종료된 것을 검지하고 이 검지시에 센스 앰프 동작을 종료시킨후에 비트선 전위를 평형화하도록한 것이다.
본 발명에 있어서는 추정치가 아니고, 실제로 평형화 개시 가능하게된 시점에서 비트선 전위가 평형화되기 때문에 워드선 저항의 부조현상에 영향되지 않고 종래의 것에 비하여 빠른 시기에 전위 평형이 개시되어 센스앰프의 불필요한 전력소비도 없게된다.
다음에서 본 발명의 일 실시예를 도면에 따라 설명한다.
제 1 도는 본 발명의 일실시예에 의한 반도체 기억회로에 있어 비트선 평형화 신호발생회로만을 표시한 회로도로서 도면에 있어서 제 3 도와 동일 부호는 동일 부분을 표시한다.
제 1 도에 있어서 100은 더미 워드선의 선택이 종료된 것을 검출하고 이 검출시에 비트선 전위 평형용의 FET 141~14n를 동작시키는 평형제어수단이고 이 수단은 회로 100a, 100b, 100c에 의하여 구성되었다.
40~46으로 된 회로 100a는 더미워드선 6c, 6d 단부의 전압에 의하여 이 더미 워드선의 선택 종료를 검출하는 제 1 의 제어회로이고 구체적으로는 2입력의 일반적인 부트 스트랩 인버터 회로로 구성되어있고 이 회로 100a에 있어서, 40은 게이트와 드레인전극이 전원단자(19)에, 소스가 접속점 41에 접속된 충전용 MOST, 42는 일단 이 접속점 41에 타단이 부트스트랩 인버터 회로의 출력점인 접속점 44에 접속된 승압용량, 43은 전원단자(19)와 출력점(44)과의 사이에 설치되어 게이트전극이 상기 승압용량의 일단에 접속된 부하 MOST, 45는 출력점(44)과 접지점과의 사이에 설치되어 게이트전극이 더미 워드선(6c)의 타단에 접속된 드라이버 MOST, 46은 출력점(44)과 접지점과의 사이에 설치되어 게이트전극이 더미워드선(6d)의 타단에 접속된 드라이버 MOST이다.
또한 33, 34로된 회로(100b)는 센스 앰프 241~24n의 동작제어를 위한 제 2 의 제어회로이고 더미워드선 비선택시에 센스앰프동작을 정지시키기위한 신호를 제 1 의 FET(32)에 대하여 출력한다.
이 회로(200)에 있어서, 33은 드레인이 전원단자(19)에 게이트가 단자(36)에 소스가 단자(35)에 접속된 MOST, (34)는 드레인이 접속점(35)에 게이트가 접속점(44)에 소스가 접지점에 각각 접속된 MOST이다.
또한 48~54로된 회로(100c)는 제 2의 제어회로(100b)의 출력을 받아서 상기 센스앰프 241~24n의 센스동작 종료후에 제 2의 FET141~14n를 동작시키는 제 3의 제어회로이고, 이 회로(100c)는 2입력의 일반적인 부트스트랩 인버터회로로 구성되어있고 이 회로(100c)에 있어서 48은 게이트와 드레인이 전원단자(19)에, 소스가 접속점(49)에 접속된 충전용 MOST, 50은 일단이 접속점(49)에 타단이 이 부트스트랩회로의 출력점인 접속점(52)에 접속된 승압용량, 51은 전원단자(19)와 출력점(52)과의 사이에 설치되어 게이트 전극이 상기 승압용량의 일단에 접속된 부하 MOST, 53은 출력점(52)과 접지점과의 사이에 설치되어 게이트 전극이 접속점(35)에 접속된 드라이버 MOST, 54는 출력점(52)과 접지점과의 사이에 설치되어 게이트전극이 클록신호(ψE)가 공급되는 단자(55)에 접속된 드라이버 MOST이다. 또한 56, 58은 상보성 인버터회로를 구성하는 MOST이고, 56은 전원단자(19)와 접속점(57)과의 사이에 설치되어 게이트 전극을 접속점(52)에 접속된 P채널 MOST, 58은 접속점(57)과 접지점과의 사이에 설치되어 게이트전극이 접속점(52)에 접속된 MOST이다.
다음에 제 1 도의 회로의 동작을 제 2 도의 파형도를 사용하여 설명한다.
제 1 도의 회로는 메모리셀이 동작시에 필히 동작하고, 그리고 신호의 전송속도가 가장 늦게되는 2본의 더미 워드선 선단의 전압변화를 사용하고 이것을 기준으로 하여 비트선전위를 평형화하기 위한 신호를 발생하는 것을 동작원리로 하고 있다.
제 2 도의 시각 t7에 있어서 더미 워드선 6c의 단부에서 접속점(28c)(더미 워드선(6d)이 선정된 경우는 28d)의 전압이 강하를 시작하여 시각(t9)에 있어서 "0"이 되면 드라이버 MOST(45)가 오프로된다. 이에 의하여 부트스트랩 인버터회로(100a)의 출력점 44의 레벨이 대략 0에서 V까지 상승한다(시각 t91). 출력점(44)의 레벨이 상승하므로서 MOST(34)가 온하여 접속점(35)의 레벨이 V-VTH에서 "0"으로 강하한다(시각 t92). 이것에 의하여 MOST(32)가 오프하여 MOST(32)를 통하여 각 비트선과 접지간의 도통이 차단된다. 이때 클록 신호(스 캔)는 0레벨의 고저항 상태가 된다.
접속점 35의 레벨이 "0"이되면 여기에 그 게이트 전극이 접속되어있는 드라이버 MOST(53)이 오프가 되어 부트스트랩 인버터 회로(100c)의 출력점(52)의 레벨이 대략 0에서 전원전압 V까지 상승한다(시각 t93).
이것에 의하여 차단의 상보성 인버터의 출력점의 레벨이 V에서 0으로 강하하여 P채널 MOST인 비트선 전위 평형용 MOST 131~13n와 충전용 MOST 111~11n, 121~12n가 함께 온하여 비트선 전위의 평형화 및 충전이 이루어진다.
이와같이 본 실시예에서는 더미 워드선의 단부의 가장 늦어진 신호를 검출하고 이것을 기준으로하여 센스앰프의 소스전위 및 비트라인 전위의 평형화를 이루도록 하였으므로 워드선의 저항치의 부조현상에 의하여 대기상태의 메모리셀의 레벨의 완전화를 할 수 있고 또한 비트선 평형시의 불필요한 전력소비를 저감시킬 수 있고 더우기 메모리셀 내용을 파괴하는 일 없이 고속으로 비트선 전위의 평형화를 할 수 있는 효과가 있다.
더욱 본 발명과는 직접 관계가 없지만 ψE'는 메모리셀 데이타 판독 출력을 위하여 워드선에 전압이 인가될 직전에 비트선을 고임피던스 상태로 하기 위하여 MOST 111~11n, 121~12n, 131~13n을 오프하기 위한 신호로서 워드선 전위가 상승하기 이전에 MOST(54)의 게이트에 가하여져서 ψE를 V레벨로하는 역할을 한다.
더우기 본 실시예에서는 비트라인의 평형 및 충전용 MOST에 P채널 MOST를 사용하였지만 N채널 MOST에서도 동일한 효과가 얻어진다. 단 이 경우 ψE의 극성은 역으로되고 그 레벨은 전원 전압 V+VTH 이상으로할 것이 필요하다.
또한 이 실시예에서는 메모리셀의 MOST에 N채널 MOST를 사용하였지만 각 신호의 극성과 MOST의 극성을 역으로하면 상기 실시예와 동일한 효과가 얻어진다.
상기한 바와 같이 본 발명에 의한 반도체 기억회로에 의하면 더미 워드선의 단부의 가장 늦어진 신호를 검출하고 이것을 기준으로하여 비트라인 전위의 평형화를 하도록 하였으므로 실제로 평형화 가능하게된 시점에서 평형화가 되어서 종래의 것에 비교하여 고속으로 비트선 전위의 평형화가 가능하게 되는 효과가 있다.

Claims (2)

1개의 비트선에 접속된 복수의 메모리셀 및 적어도 1개의 더미셀과 당해 비트선대의 일단에 접속된 센스앰프가 복수로 배치되어서 된 메모리회로와 상기 1쌍의 비트선마다 설치되어 비트선간의 전위를 평형화 하기 위한 복수 FET와, 상기 더미셀을 제어하기 위한 적어도 2개의 더미워드선의 선택이 종료한 것을 검출하고 당해 검출시 상기 복수의 FET를 동작시키는 평형제어수단과를 구비한 것을 특징으로하는 반도체 기억회로.
제 1 항에 있어서 상기 평형 제어수단은 상기 더미 워드선 단부의 전압이 소정전위로 된 것을 검출하는 제 1의 제어회로와 상기 센스앰프의 제어신호를 발생하고 상기 소정전위 검출시에 당해 센스 앰프의 센스동작을 정지시키는 제 2의 제어회로와 당해 센스 동작 종료시에 상기 복수의 FET 및 비트선 프라챠지용 FET를 동작하게하는 제 3의 제어회로를 구비한 것을 특징으로 하는 반도체 기억회로.
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