JPS5856287A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体素子によって構成された回路に関し、特
に絶縁ゲート型電界効果トランジスタを用いた半導体回
路に関するものである。

以下の説明はすべて絶縁ゲート型電界効果トランジスタ
のうち代表的なＭＯＳ　トラｙジスタ（以下ＭＯ８Ｔと
称す）を用い、かつＮチャネルＭｕｓＴで行ない、高レ
ベルが論理“１″レベルであり、低レベルが論理“１０
１”レベルである。しかし回路的にはＰチャネルＭＯ８
Ｔでも本質的に同様である。

ダイナミックＭＯ８ランダムアクセスメモリは大容量、
低電力という特質を生かして広範なシステムで用いられ
ているが、セル自答がリークにより失われるのを防ぐた
めリフレッシ−・アドレスのすべでの組合せについて通
常２ｍＢの間隔で、１ノフレツシユ・サイクルを設ける
必要かある。このためり７レクシユ一コントロール回Ｍ
をメモリと共にボードに搭載しなければならず、スタテ
ィック・メモリに比べ、煩雑なタイミング・コントロー
ルが余分に必要、かつ装置ａ上の場所を占めるという難
点がある。メモリの数が少なくなる程この欠点は当然目
立ち、マイクロプロセサなどの小規模システムではリフ
レッシュ−コントロールの比率がメモリと比較できる程
度に大きくなる。そこで、このリフレッシュ・コントロ
ールをチップ上で行なえるようにしたダイナミックＲＡ
Ｍの製品分野がひらけ、Ｐｓｅｕｄｏ−８ｔａｔｉｃ　
（擬スタティック。以下ＰＳと称す。）ＲＡＭと呼ばれ
ている。

これハ外部端子にリフレッシュ・コントロール・クロッ
ク（以下ＲＦ８Ｈと表わす。）を設け、ダイナミックＲ
ＡＭのチップ上にリフレッシュ・タイミング発生回路及
びリフレッシュ−アドレス争カウンタ回路を置いて％Ｒ
ＦＳＨを所定の条件通り入力すればチップ内部で自動的
にリフレッシュが行なわれるというもので外からはスタ
ティックにみえるということでこの名がある。ダイナミ
ックの大容量を備え且つリフレッシュΦコントロールが
外部的に・不要、即ち、スタティックと同等に扱えると
いうことが利点となる。

以下図面を用いて説明する。第１図にＰ　８　ＲＡＭで
自動的にチップ内部でリフレッシュ、を行なわせるため
の人力タイミングを示ず。基本クロックをＣＥ（チップ
・イネイブル）とすると高レベルから低レベルに変化し
て活性期間に入り、ライト、或いはリード動作が行なわ
れる。所要の動作が終了してから、ＣＥをスタンドバイ
状態の高レベルに戻すと内部回路はリセットされ、プリ
チャージ期間に入る。プリチャージ動作完了後１４Ｆｓ
ｉ（を高レベルから低レベルに変化させることができる
。

この変化を受けてり７レツシ：Ｌｅタイミング発生ＩＩ
Ｍが作動し、行アドレス・インバータ番バッファにリフ
レッシュψアト１／ス争カウンタの内容が入力として伝
えられ、外部アドレス人力はこのとき切り離される。基
本クロック発生回路が続いて作動し、リフレッシュ・゛
ｒドレス・カウンタで指定されるワード線上のセル内容
がリフレッシュされるまでの一連の動作が行なわれる。

ここでリフレッシ−動作が終了すると内部回路で自動的
にリセット・プリチャージ状態に戻す機能が要求される
。これは几ＦＳＨ人力のタイミング自由度を上げるだめ
にも、ＲＦＳＨを低レベルに長い時装置いておくと、内
部に設けられたタイマー回路の同期で自動的にリフレッ
シュが行なわれるというパワー・ダウン・セルフ・リフ
レッシュを得るためにも必要なものである。従ってこの
機能があればＲＦＳＨを高レベルに戻す時刻は低レベル
の期間が充分ありさえすれば制限はなくなる。但し、次
のＣＢ活性化の前にＲＦＳＨを高レベルにしておかなけ
ればならないという条件はある。この機能を実現するた
めに内部リフレッシ−終了確認信号（ｌＦＲＥ８Ｈｍ。

以下ＲＦＦＩＮＤと称す。）が必要となる。

Ｐ　８　Ｒ，ＡＭはマイクロプロセサ志向の製品である
から、入力タイミングの自由度が強く要求されると共に
パワー・ダウン動作は実使用上非常に有効である。この
意味でＲＦＥＮＤはＰ　Ｓ　ＲＡＭで最も重要なタイミ
ングである。

几ＦＥＮＤの発生方式を回路全体のブロック図に位置付
けて表わすと第２図のようになる。セル・ブロック１１
の端に１列ダト１ディジット１２を設け、これから几Ｆ
ＦＩＮＤが発生される。メモリら セルの配列をｍ行×ｎ列とすると、ダミー・ディジット
はｍ行×１列と表わされ、センスアンプ１３は他の列と
同様に１組魚かれるが列デコーダ１３及びＩ１０バス１
４には接続されない。

従来のＲＦ’１）ＮＤ発生回路を第３図に示す。この１
１ｍ１８ＵＩ８ＳＣＣＤＩＧＩＤＳＴ　ＯＦ　ＴＦｉＣ
ＨＮＴＣＡＴＪＰＡＰＦ）几８．Ｐ１４４−１４５．Ｆ
１．，１９７９にて報告されている。センスアンプをは
さんでディジット線Ｎｌ、Ｎ２があり、セル・トランジ
スタＭＯ８ＴＱ３．Ｑ５がそれぞれ接続されでいる。こ
の部分が第２図のダミー・ディジットに相当する。ＭＯ
８ＴＱ３．Ｑ５は正規のセル・ブロックと同数あってワ
ード線を共有してもよいし、負荷インピーダンス（容置
、抵抗）を同一に揃えるように設けてもよいとこの場合
は考えられる。第３図のＩＩｊｌ路動作全動作するため
の波形図を第４図に示す。選択セルのワード線が上昇す
る前にタイミング・クロックφ１が高レベルから低レベ
ルに移行する。コンデンサＣ２によりディジットＭＮ２
はプリチャージ電位から容購分割分、電位降下する。デ
、「ジッ−６〜 ）１ｊｌＮ１に接続されているコンデンサＣ１はディジ
ット線負荷容量を揃えるためＣ２と同じ値にとっである
。対極は接地されているので、このときＮ１はプリチャ
ージ電位のままで変化はない。選択ワード線の上昇はダ
ミー・ディジットには関係ないがセンスアンプの活性化
は正規のブロックと同等に行なわれる。センスアンプの
ラッチ節点がＳＥの上昇により放電されるとダミー・デ
ィジットのＮｌ、Ｎ２にはφ１により電位差が充分つけ
られており、Ｎｌはプリチャージ期間のままで、Ｎ２が
大地電位に移行する。ＭＯ８ＴＱ６〜Ｑ９で構成される
回路により、Ｎ２のレベルを受けて、ＲＦＥＮＤが発生
ずる。φ２はＳＥとほぼ同時刻に上昇しＮ２が低レベル
になり、ＭＯ８Ｔ　Ｃ７及びＣ８が非導通になるとＭＯ
８ＴＱ６を通して几ＦＥＮＤを上昇させるように働く。

ＭＯ８ＴＱ１及びＣ２は、ＭＯ８ＴＱ７及びＣ８と同一
寸法にとり、ディジット線Ｎｌ、’Ｎ２の負荷容量をバ
ランスさせるためのものである。ＲＦＥＮＤが上昇する
と第２図の入力バッファ・コン）ｃｒ−ル論理部に伝わ
り基本クロック発生回路がリセットされて第１図に示す
ようにプリチャージ期間に入ることになる。

第３図のＲＦＥＮＤ発生回路の従来例は次に示す問題点
がある。几Ｉｉ’ＥＮＤが上昇して活性期間が終了する
ことになるがこの時点でディジット線の低レベルは充分
低い値になっていなければならない。

セル・レベルで完全に０ｖＦＣなっているのが最も望ま
しく持ち上っていく程セルの読み出し動作マージンが削
られることになる。第５図に示すようにダミー・ディジ
ットはクロックφ１により差信号が与えられ、センス・
アンプの活性化により、Ｎ２が低レベルに移行しその結
果ＲＦ’１ＤＮＤが上昇していく。一方実際のメモリセ
ル曽ブロックのディジット線では選択ワード線が上昇し
てから、セル信号があら；ｂれ差電圧が生じる。センス
アンプが活性化されるとその差が拡がるが各ディジット
についてディジット線容量、センスアンプ、フリップ・
７０ツブ対のＭＯ８Ｔのβ（電流増幅率）、％（１１値
電圧）のアンバランスにより拡がり具合に差を生じる。

アンバランスの大きいディジット線ではセンスアンプ活
性化時に、差信号がアンバランス分削られて、もつれが
生じる。この結果低レベルへの移行がダミー・ディジッ
トより遅れ几ＦＥＮＩ）が上昇して活性期間が終了した
時点でリフレッシュ低レベルがまだ充分に落ちきってい
ない危険性がある。この場合、次のそのセルの読み出し
では動作マージンが狭められるか或いは誤動作に連がっ
てしまう。

本発明はこのような問題点を解決するためダミー・ディ
ジットを通常のメモリセルやブロックと同等若しくは悪
めの条件に置く。即ち、ダミー・ディジットの低レベル
移行を通常のディジット線のそれより遅れぬになるよう
にして几ＦＦ１ＮＤが上昇するときにはすべてのディジ
ット線の低レベルが充分低い値になるようにしている。

本発明によればｍ行ｎ列に配置された１トランジスタ・
メモリセル、及びｎ個のセンスアンプを含むＭＯＳダイ
ナミックＲＡＭにおいて、ｍ行１列のセル、及び１個の
センスアンプから成るダミーのディジットを余分に設け
、ワード線、及びセ９− ンスアンプ活性化信号は正規の配列と共通にし、そのセ
ンスアンプをはさむ真及び補のディジット線の一方がセ
ンスアンプ活性死後充分低レベルになってから上昇する
信号を得ることを［」的に前記ダミーのディジットの真
及び補の両方のディジット線を入力とし、いずれか一方
が充分低レベルになったことを感知して、出力が活性化
されるような構成をとり、活性期間を終了させプリチャ
ージ期間に移行させる機能を特徴とする内部リフレツシ
二動作終了確認信号の発生回路が得られる。

本発明の基本構成を第６図に示す。ｎ個の差動センスア
ンプ（ＳＡ）をはさんでｍ行ｎ列のメモリセル（Ｑ、セ
ンスアンプ上下２行のり電−・セルのが配置されている
。本発明によるＩＬＦ’ＥＮＤ発生回路の構成は、点線
枠内で示される。通常のセル配列と同じ構成のダミー・
ディジットを１列設はワード線、及びセンスアンプ活性
化信号は、通常のセル・ブロックと共有である。通常の
セル・ブロックは、Ｙデコーダ出力Ｙｌ、Ｙ２．・・・
、ＹｎＯ内１個が活性化されるのを受けて選択セルの情
１０− 報がセンスアンプによりディジット線上で増幅されてか
ら選択Ｙデコーダ・スイッチのＭＯ８Ｔを通して、デー
タ入出力バスに伝えられる。データ・アンプ（ＤＡ）に
よりデータ入出力バス上で更に増幅されて出力バッ７ア
に伝わり、出力バッファが続いて活性化されて、出力端
子（ＤＡＴＡ　０ＵＴ）にデータが得られる。選択ワー
ド線が上昇するとダミー・ディジットについてもセル及
びダミー・セルの情報がディジット線にあられれる。セ
ンスアンプが活性化されると、ダミー・ディジットのセ
ンスアンプは通常のセル・ブロックと同様の動作を示す
。ダミー−ディジットの真補ディジット線の両方を入力
として、ＲＦＥＮＤが発生される。

即ち、一方のディジノ＋［が充分低レベルになってから
ＲＦＥＮＤが活性化されるよう構成される。

このディジット線には、Ｙデコーダ・スイッチは接続さ
れず、代わりにＲＦＥＮＤ発生回路の入力となるので負
荷容量は、セル・ブロックと同等か、或いは大きめとな
る。どうしてもダミ−・ディジットのセンス動作条件を
悪めに置こうとするため１１− には、Ｙデコーダ・スイッチ相当のＭＯ８Ｔを働かない
ように接続して負荷のバランスを計ればよい。

このときダミーやディジットの低レベルへの％に行は通
常のディジット線へのそれより遅めとなり、ＲＦＥＮＤ
が上昇する時点でｋＪ：　、全てのディジット線の低レ
ベル側は充分低い値にな−〕でいるという条件が殆んど
の場合溜足できる。たとえダミー・ディジットで誤動作
が生じることがあっても、センスアンプ活性化後どらら
か一方のディジット線が必らず低レベルに移行するので
ＴＩＦＥＮＩ）発生には支障をきたさない。

本発明の具体的な実施例を第７図に主要タイミング及び
節点の波形図を第８図に示す。第８図かられかるように
基本クロック（１’ｌｊ’　　リフレッシ−・コントロ
ールφクロックＲ１’　８１−Ｉ　ｋ　ＩＩｉ’＃　エ
タＰＳ　１（ＡＩＶで第１図と同じ入力タイミング設定
である。ＲＪｉ”ＳＨが非活性、即ち高レベルにあっ゛
（：、ＣＩＯが活性化されると、データの読み出し、′
ｅＩ＠込みという通常の動作サイクルとなる。即ちＣＢ
が低レベルに移行するとプリチャージ・タイミングＰｉ
、　Ｐ２２ が順次大地電位に下降し、セル・ブロックのディジット
線及びダミー・ディジット線はＶＭレベルで高インピー
ダンス状態に置かれる。ＲＦＥＮＤ発生回路の節点４及
び５はダミー・ディジットのこのプリチャージ・レベル
をゲートに受けるＭＯ８ＴＱ１１及びＱ１４により、そ
れぞれ大地電位に保たれる。選択ワード線が上昇して、
セル・ブロックのディジノ）Ｎ及びダミー・ディジット
線に選択メモリセルの情報があられれ、次にセンスアン
プの活性化タイミングＳＤＩ及びＳＢ２が続いて上昇し
て、ディジッＤＪ上で増幅される。読み出し或いは書き
込みの選択信号が外部から入り、セルブロックの選択デ
ィジット線がＹデコーダスイッチを介してデータ入出力
バスに接続され、読み出し或いは書き込み動作が行なわ
れる。ダミー・ディジットでもセンスアンプ活性化が同
時に行なわれ、前述のように通常のセル・ブロックより
遅めの増幅動作となる。ダミー・ディジットの節点１が
高レベルのまま節点２が低レベルに移行するものと考え
る。８Ｅ２の上昇を受け、ＭＯ８ＴＱ１０１３− 及びＱ１３が導通ずるがＭＯ８’ｌ”ＱｌｌはＭＯＳ　
ＴＱＩＯより及びＭＯ８ＴＱ１４はＭＯ８ＴＱ１３より
電流能力を充分大きくとってあり、節点４は節点１が高
レベルのままであるから、低レベルに保たれる。節点２
が低レベルに移行してＭＯ８ＴＱ１４が非導通になると
、節点５が上昇し、節点６がＭＯ８ＴＱ１８により放電
される。ｊｌｊ”３点８はＳＢ２により既に充電されて
おり、ＭＯ８ＴＱ２４が非導通になると、ブート・スト
ラップ容置により、さらにレベルが上昇して、ＭＯ８Ｔ
Ｑ２３及びＱ２５を非飽和領域に駆動する。その結果、
節点１０が電源レベルまで上昇する。ＲＦＳＩＩがＷ６
レベルにあるときは内部リフレッシュ・タイミングのプ
リチャージ・タイミングであるＰＲＩは高レベル、活性
化タイミングであるＲＦＩは大地電位にある。従って節
点１０が上昇するものの節点１１及びＲＦＥＮＤはこの
ときは大地電位に保たれる。ＣＦＩを高レベルに戻すと
回路はリセットされ、次にプリチャージ動作が行なわれ
る。所要のプリチャージ期間後、ＣＥは高レベルのまま
ＲＦＳＩ（を活性化＝１４− して内部リフレッシ−動作が得られる。ＲＦＳＨが低レ
ベルになると、ＰＲＩは大地電位に移行し、次にＲＦ”
ｌが上昇する。これを受は第２図の人力バッファ・コン
トロール論理の部分が働いて基本クロック発生回路が動
き出す。リフレッシュ・アドレス・カウンタで指定され
る行番地のセルのりフレッシー動作が行なわれる。ワー
ド線が上昇してセンスアンプが活性化されるまでは、前
述のＣＥが活性化される場合と同じであるが、この場合
、Ｙデコーダは活性化されず、入出力バス以降ハフリチ
ャージ状態のままである。セル・ブロックのディジット
線と同時か遅めにダミー・ディジット線上でセル情報が
増幅され、節点２が低レベルに向かう、とすれば前述し
た経過をふんで節点１０が上昇する。節点１１は今度は
Ｒ，Ｐｉによりプリチャージされており、節点１０の上
昇はＭＯ８ＴＱ３０が非飽和領域に駆動されるため、直
ちに追随する形で几ＦＥＮＤに伝わる。ＲＦ’ＥＮＤが
上昇すると、内部リフレッシュ・タイミングがリセット
され、ＲＦＩが大地電位に移行してからＰＲｌが上昇す
る。これが入カバッファーコントロール論理部に伝わり
基本クロック発生回路がリセットされ、プリチャージ期
間に入ることになる。内部リフレッシュの活性期間は前
述したように几ＦＥＮＤの上昇により自動的に終了し、
几ＦＳＩ（を高レベルに戻す時刻は関与しない。ダミー
・ディジット線の節点１及び節点２は、セル・ブＴ２　
ツクのディジッ）［３に比べＭＯ８Ｔ　Ｑｌｌ及びＱ１
４が加わり）連ぐ配線もあるので、負荷容量はこの分ｊ
Ｒくなる。

従って、センスアンプの動作条件も厳しめとなり活性化
時の低レベルへの移行Ｑ」遅めになると考えられる。こ
れよりＲＦＥＮＤが上昇し、活性期間が終了する時点で
は、セル・ブＣ？ツタのディジット線のリフレッシュ・
レベルに論理的に充分確定したものになっている。

別の実施例を第９図に示す。第７図との相違はダミー・
ディジット全２列設け、相補の計４本のディジット線が
Ｒｌｉ”ＥＮＤ発生回路の入力になっていること、及び
２列のダミー・ディジットに互いに逆の情報を書き込む
ゲートＭＯ８ＴＱＩ〜Ｑ４が接続されていることである
。第７図の場合、ダミー・ディジットには書き込みゲー
トがないので、セルには電源投入時に決められたレベル
がそのまま残る。セル高レベル、及び低レベルの接み出
し動作マージンに差があれば、ＲＦＥＮＤはての厳しめ
の方の応答結果を得てから上昇するのが望ましい。第９
図では書き込みサイクルで２列のダ４．−ディジットの
一方に高レベル、他方に低レベルが毎回書き込まれる。

このＲ，ＦＥＮＤＥＮＤ発生回路高レベル及び低レベル
読み出しのダミー・ディジット線の内、低レベルへの移
行の遅い方が充分低下してから几ＦＥＮＤが上昇するよ
うな論理構成がとっである。従って、この場合、上記の
要求が満足されることになる。

以上述べたように本発明によればチップ内部で自動的に
リフレッシ−を行なわせる場合必要になるリフレッシュ
動作終了確認信号ＲＦ’ＥＮＤをセルブロックの各セン
スアンプの活性化動作が充分成されてから、上昇させる
ことができ、Ｐ８ＲＡＭは勿論、大容量ダイナミックＲ
ＡＭでセンスアンプ１７− 動作の終了確認が内部ターｒ友ング・クロック発生に必
要な場合に有効となる。

【図面の簡単な説明】

第１図はＰｓＲＡＭでの内部リフレッシュる一ｔテなわ
せる人力タイミングを示し、第２図１：ＰｓＲＡＭの回
路ブロック図を示し、第３図は従来の１？Ｊｉ″ＥＮＤ
発生回路を示し、第４図は第３図の回路動作を説明する
ための波形図を示し、第５図は従来の肝かの発生回路に
おける問題点を説明し、第６図は本発明の基本構成を示
し、第７図は本発１υｊの具体的な実施例を示し、ｌｒ
８図は第７図における主要タイミング及び節点の波形を
示し、珀９図は本発明の別の実施例を示す。 １１：セルブロック、１２：ダミーディジット１３：列
デコーダ。 ＩＬ １８−

Claims (1)

1. 【特許請求の範囲】 ｍ行ｎ列に配置された１トランジスタ・メモリセル、及
   びｎ個のセンスアンプを含むＭＯＳダイナミック−ラン
   ダム・アクセス−メモリにおいてｍ行ＩＭのセル及び１
   個のセンスアンプから成るダミーのディジットを余分に
   設け、ワード線及びセンスアンプ活性化信号は正規の配
   列と共通にしそのセンスアンプをはさむ真及び補のディ
   ジット線の一方がセンスアンプ活性化後前記ダミーのデ
   ィジットにおける真及び補の両方のデイツク）Ｍを入力
   とし、いずれか一方が充分低レベルになったことを感知
   して出力が活性化されるような構成をとり、活性期間を
   終了させプリチャージ期間に移行させる機能を有するこ
   とを特徴とする半導体回路。 　１−