JPH0223958B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた半導体回路に関するものである。

以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも本質的に
同様である。

ダイナミツクMOSランダムアクセスメモリは
大容量、低電力という特質を生かして広範なシス
テムで用いられているが、セル内容がリークによ
り失われるのを防ぐためリフレツシユ・アドレス
のすべての組合せについて通常2msの間隔で、リ
フレツシユ・サイクルを設ける必要がある。この
ためリフレツシユ・コントロール回路をメモリと
共にボードに搭載しなければならず、スタテイツ
ク・メモリに比べ、煩雑なタイミング・コントロ
ールが余分に必要、かつ装置上の場所を占めると
いう難点がある。メモリの数が少なくなる程この
欠点は当然目立ち、マイクロプロセサなどの小規
模システムではリフレツシユ・コントロールの比
率がメモリと比較できる程度に大きくなる。そこ
で、このリフレツシユ・コントロールをチツプ上
で行なえるようにしたダイナミツクRAMの製品
分野がひらけ、Pseudo−Static（擬スタテイツ
ク。以下PSと称す。）RAMと呼ばれている。こ
れは外部端子にリフレツシユ・コントロール・ク
ロツク（以下と表わす。）を設け、ダイナ
ミツクRAMのチツプ上にリフレツシユ・タイミ
ング発生回路及びリフレツシユ・アドレス・カウ
ンタ回路を置いて、を所定の条件通り入力
すればチツプ内部で自動的にリフレツシユが行な
われるというもので外からはスタテイツクにみえ
るということでこの名がある。ダイナミツクの大
容量を備え且つリフレツシユ・コントロールが外
部的に不要、即ち、スタテイツクと同等に扱える
ということが利点となる。

以下図面を用いて説明する。第１図にPSRAM
で自動的にチツプ内部でリフレツシユを行なわせ
るための入力タイミングを示す。基本クロツクを
CE（チツプ・イネイブル）とすると高レベルか
ら低レベルに変化して活性期間に入り、ライト、
或いはリード動作が行なわれる。所要の動作が終
了してから、をスタンドバイ状態の高レベル
に戻すと内部回路はリセツトされ、プリチヤージ
期間に入る。プリチヤージ動作完了後を高
レベルから低レベルに変化させることができる。
この変化を受けてリフレツシユ・タイミング発生
回路が作動し、行アドレス・インバータ・バツフ
アにリフレツシユ・アドレス・カウンタの内容が
入力として伝えられ、外部アドレス入力はこのと
き切り離される。基本クロツク発生回路が続いて
作動し、リフレツシユ・アドレス・カウンタで指
定されるワード線上のセル内容がリフレツシユさ
れるまでの一連の動作が行なわれる。ここでリフ
レツシユ動作が終了すると内部回路で自動的にリ
セツト・プリチヤージ状態に戻す機能が要求され
る。これは入力のタイミング自由度を上げ
るためにも、を低レベルに長い時間置いて
おくと、内部に設けられたタイマー回路の同期で
自動的にリフレツシユが行なわれるというパワ
ー・ダウン・セルフ・リフレツシユを得るために
も必要なものである。従つてこの機能があれば
RFSHを高レベルに戻す時刻は低レベルの期間が
充分ありさえすれば制限はなくなる。但し、次の
CE活性化の前にを高レベルにしておかな
ければならないという条件はある。この機能を実
現するために内部リフレツシユ終了確認信号
（REFRESHEND。以下RFENDと称す。）が必
要となる。PSRAMはマイクロプロセサ志向の製
品であるから、入力タイミングの自由度が強く要
求されると共にパワー・ダウン動作は実使用上非
常に有効である。この意味でRFENDはPSRAM
で最も重要なタイミングである。

RFENDの発生方式を回路全体のブロツク図に
位置付けて表わすと第２図のようになる。セル・
ブロツク１１の端に１列ダミー・デイジツト１２
を設け、これからRFENDが発生される。メモリ
セルの配列をｍ行×ｎ列とすると、ダミー・デイ
ジツトはｍ行×１列と表わされ、センスアンプ１
３は他の列と同様に１組置かれるが列デコーダ１
３及びＩ／Ｏバス１４には接続されない。

従来のRFEND発生回路を第３図に示す。この
回路はISSCC DIGEST OF TECHNICAL
PAPERS，P144−145，FEB.・1979にて報告さ
れている。センスアンプをはさんでデイジツト線
Ｎ１，Ｎ２があり、セル・トランジスタMOSTQ
３，Ｑ５がそれぞれ接続されている。この部分が
第２図のダミー・デイジツトに相当する。
MOSTQ３，Ｑ５は正規のセル・ブロツクと同数
あつてワード線を共有してもよいし、負荷インピ
ーダンス（容量、抵抗）を同一に揃えるように設
けてもよいとこの場合は考えられる。第３図の回
路動作を説明するための波形図を第４図に示す。
選択セルのワード線が上昇する前にタイミング・
クロツクφ１が高レベルから低レベルに移行す
る。コンデンサＣ２によりデイジツト線Ｎ２はプ
リチヤージ電位から容量分割分、電位降下する。
デイジツト線Ｎ１に接続されているコンデンサＣ
１はデイジツト線負荷容量を揃えるためＣ２と同
じ値にとつてある。対極は接地されているので、
このときＮ１はプリチヤージ電位のままで変化は
ない。選択ワード線の上昇はダミー・デイジツト
には関係ないがセンスアンプの活性化は正規のブ
ロツクと同等に行なわれる。センスアンプのラツ
チ節点がSEの上昇により放電されるとダミー・
デイジツトのＮ１，Ｎ２にはφ１により電位差が
充分つけられており、Ｎ１はプリチヤージ電位の
ままで、Ｎ２が大地電位に移行する。MOSTQ６
〜Ｑ９で構成される回路により、Ｎ２のレベルを
受けて、RFENDが発生する。φ２はSEとほぼ
同時刻に上昇しＮ２が低レベルになり、MOSTQ
７及びＱ８が非導通になるとMOSTQ６を通して
RFENDを上昇させるように働く。MOSTQ１及
びＱ２は、MOSTQ７及びＱ８と同一寸法にと
り、デイジツト線Ｎ１，Ｎ２の負荷容量をバラン
スさせるためのものである。RFENDが上昇する
と第２図の入力バツフア・コントロール論理部に
伝わり基本クロツク発生回路がリセツトされて第
１図に示すようにプリチヤージ期間に入ることに
なる。

第３図のRFEND発生回路の従来例は次に示す
問題点がある。RFENDが上昇して活性期間が終
了することになるがこの時点でデイジツト線の低
レベルは充分低い値になつていなければならな
い。セル・レベルで完全に0Vになつているのが
最も望ましく持ち上つていく程セルの読み出し動
作マージンが削られることになる。第５図に示す
ようにダミー・デイジツトはクロツクφ１により
差信号が与えられ、センス・アンプの活性化によ
り、Ｎ２が低レベルに移行しその結果RFENDが
上昇していく。一方実際のメモリセル・ブロツク
のデイジツト線では選択ワード線が上昇してか
ら、セル信号があらわれ差電圧が生じる。センス
アンプが活性化されるとその差が拡がるが各デイ
ジツトについてデイジツト線容量、センスアン
プ、フリツプ・フロツプ対のMOSTのβ（電流増
幅率）、V_T（閾値電圧）のアンバランスにより拡
がり具合に差を生じる。アンバランスの大きいデ
イジツト線ではセンスアンプ活性化時に、差信号
がアンバランス分削られて、もつれが生じる。こ
の結果低レベルへの移行がダミー・デイジツトよ
り遅れRFENDが上昇して活性期間が終了した時
点でリフレツシユ低レベルがまだ充分に落ちきつ
ていない危険性がある。この場合、次のそのセル
の読み出しでは動作マージンが決められるか或い
は誤動作に連がつてしまう。

本発明はこのような問題点を解決するためダミ
ー・デイジツトを通常のメモリセル・ブロツクと
同等若しくは悪めの条件に置く。即ち、ダミー・
デイジツトの低レベル移行を通常のデイジツト線
のそれより遅れめになるようにしてRFENDが上
昇するときにはすべてのデイジツト線の低レベル
が充分低い値になるようにしている。

本発明によればｍ行ｎ列に配置された１トラン
ジスタ・メモリセル、及びｎ個のセンスアンプを
含むMOSダイナミツクRAMにおいて、ｍ行１列
のセル、及び１個のセンスアンプから成るダミー
のデイジツトを余分に設け、ワード線、及びセン
スアンプ活性化信号は正規の配列と共通にし、そ
のセンスアンプをはさむ真及び補のデイジツト線
の一方がセンスアンプ活性化後充分低レベルにな
つてから上昇する信号を得ることを目的に前記ダ
ミーのデイジツトの真及び補の両方のデイジツト
線を入力とし、いずれか一方が充分低レベルにな
つたことを感知して、出力が活性化されるような
構成をとり、活性期間を終了させプリチヤージ期
間に移行させる機能を特徴とする内部リフレツシ
ユ動作終了確認信号の発生回路が得られる。

本発明の基本構成を第６図に示す。ｎ個の差動
センスアンプ（SA）をはさんでｍ行ｎ列のメモ
リセル(C)、センスアンプ上下２行のダミー・セル
(D)が配置されている。本発明によるRFEND発生
回路の構成は、点線枠内で示される。通常のセル
配列と同じ構成のダミー・デイジツトを１列設け
ワード線、及びセンスアンプ活性化信号は、通常
のセル・ブロツクと共有である。通常のセル・ブ
ロツクは、Ｙデコーダ出力Ｙ１，Ｙ２，…，Yn
の内１個が活性化されるのを受けて選択セルの情
報がセンスアンプによりデイジツト線上で増幅さ
れてから選択Ｙデコーダ・スイツチのMOSTを
通して、データ入出力バスに伝えられる。デー
タ・アンプ（DA）によりデータ入出力バス上で
更に増幅されて出力バツフアに伝わり、出力バツ
フアが続いて活性化されて、出力端子（DATA
OUT）にデータが得られる。選択ワード線が上
昇するとダミー・デイジツトについてもセル及び
ダミー・セルの情報がデイジツト線にあらわれ
る。センスアンプが活性化されると、ダミー・デ
イジツトのセンスアンプは通常のセル・ブロツク
と同様の動作を示す。ダミー・デイジツトの真補
デイジツト線の両方を入力として、RFENDが発
生される。即ち、一方のデイジツト線が充分低レ
ベルになつてからRFENDが活性化されるよう構
成される。このデイジツト線には、Ｙデコーダ・
スイツチは接続されず、代わりにRFEND発生回
路の入力となるので負荷容量は、セル・ブロツク
と同等か、或いは大きめとなる。どうしてもダミ
ー・デイジツトのセンス動作条件を悪めに置こう
とするためには、Ｙデコーダ・スイツチ相当の
MOSTを働かないように接続して負荷のバラン
スを計ればよい。このときダミー・デイジツトの
低レベルへの移行は通常のデイジツト線へのそれ
より遅めとなり、RFENDが上昇する時点では、
全てのデイジツト線の低レベル側は充分低い値に
なつているという条件が殆んどの場合満足でき
る。たとえダミー・デイジツトで誤動作が生じる
ことがあつても、センスアンプ活性化後どちらか
一方のデイジツト線が必らず低レベルに移行する
のでRFEND発生には支障をきたさない。

本発明の具体的な実施例を第７図に主要タイミ
ング及び節点の波形図を第８図に示す。MOSTQ
１〜Ｑ９がダミー列を構成し、ダミー列には、真
および補のダミー列デイジツト線が設けられる。
第８図からわかるように基本クロツク、リフ
レツシユ・コントロール・クロツクを備え
たPSRAMで第１図と同じ入力タイミング設定で
ある。が非活性、即ち高レベルにあつて、
CEが活性化されると、データの読み出し、書き
込みという通常の動作サイクルとなる。即ち
が低レベルに移行するとプリチヤージ・タイミン
グＰ１，Ｐ２が順次大地電位に下降し、セル・ブ
ロツクのデイジツト線及びダミー・デイジツト線
はVMレベルで高インピーダンス状態に置かれ
る。RFEND発生回路の節点４及び５はダミー・
デイジツトのこのプリチヤージ・レベルをゲート
に受けるMOSTQ１１及びＱ１４により、それぞ
れ大地電位に保たれる。選択ワード線が上昇し
て、セル・ブロツクのデイジツト線及びダミー・
デイジツト線に選択メモリセルの情報があらわ
れ、次にセンスアンプの活性化タイミングSE１
及びSE２が続いて上昇して、デイジツト線上で
増幅される。読み出し或いは書き込みの選択信号
が外部から入り、セルブロツクの選択デイジツト
線がＹデコーダスイツチを介してデータ入出力バ
スに接続され、読み出し或いは書き込み動作が行
なわれる。ダミー・デイジツトでもセンスアンプ
活性化が同時に行なわれ、前述のように通常のセ
ル・ブロツクより遅めの増幅動作となる。ダミ
ー・デイジツトの節点１が高レベルのまま節点２
が低レベルに移行するものと考える。SE２の上
昇を受け、MOSTQ１０及びＱ１３が導通するが
MOSTQ１１はMOSTQ１０より及びMOSTQ１
４はMOSTQ１３より電流能力を充分大きくとつ
てあり、節点４は節点１が高レベルのままである
から、低レベルに保たれる。節点２が低レベルに
移行してMOSTQ１４が非導通になると、節点５
が上昇し、節点６がMOSTQ１８により放電され
る。節点８はSE２により既に充電されており、
MOSTQ２４が非導通になると、ブート・ストラ
ツプ容量により、さらにレベルが上昇して、
MOSTQ２３及びＱ２５を非飽和領域に駆動す
る。その結果、節点１０が電源レベルまで上昇す
る。が高レベルにあるときは内部リフレツ
シユ・タイミングのプリチヤージ・タイミングで
あるPR１は高レベル、活性化タイミングである
RF１は大地電位にある。従つて節点１０が上昇
するものの節点１１及びRFENDはこのときは大
地電位に保たれる。を高レベルに戻すと回路
はリセツトされ、次にプリチヤージ動作が行なわ
れる。所要のプリチヤージ期間後、は高レベ
ルのままを活性化して内部リフレツシユ動
作が得られる。が低レベルになると、PR
１は大地電位に移行し、次にRF１が上昇する。
これを受け第２図の入力バツフア・コントロール
論理の部分が働いて基本クロツク発生回路が動き
出す。リフレツシユ・アドレス・カウンタで指定
される行番地のセルのリフレツシユ動作が行なわ
れる。ワード線が上昇してセンスアンプが活性化
されるまでは、前述のが活性化される場合と
同じであるが、この場合、Ｙデコーダは活性化さ
れず、入出力バス以降はプリチヤージ状態のまま
である。セル・ブロツクのデイジツト線と同時か
遅めにダミー・デイジツト線上でセル情報が増幅
され、節点２が低レベルに向かうとすれば前述し
た経過をふんで節点１０が上昇する。節点１１は
今度はRF１によりプリチヤージされており、節
点１０の上昇はMOSTQ３０が非飽和領域に駆動
されるため、直ちに追随する形でRFENDに伝わ
る。RFENDが上昇すると、内部リフレツシユ・
タイミングがリセツトされ、RF１が大地電位に
移行してからPR１が上昇する。これが入力バツ
フア・コントロール論理部に伝わり基本クロツク
発生回路がリセツトされ、プリチヤージ期間に入
ることになる。内部リフレツシユの活性期間は前
述したようにRFENDの上昇により自動的に終了
し、を高レベルに戻す時刻は関与しない。
ダミー・デイジツト線の節点１及び節点２は、セ
ル・ブロツクのデイジツト線に比べMOSTQ１１
及びＱ１４が加わり、連ぐ配線もあるので、負荷
容量はこの分重くなる。従つて、センスアンプの
動作条件も厳しめとなり活性化時の低レベルの移
行は遅めになると考えられる。これにより
RFENDが上昇し、活性期間が終了する時点で
は、セル・ブロツクのデイジツト線のリフレツシ
ユ・レベルは論理的に充分確定したものになつて
いる。

別の実施例を第９図に示す。第７図との相違は
ダミー・デイジツトを２列設け、相補の計４本の
デイジツト線がRFEND発生回路の入力になつて
いること、及び２列のダミー・デイジツトに互い
に逆の情報を書き込むゲートMOSTQ１〜Ｑ４が
接続されていることである。第７図の場合、ダミ
ー・デイジツトには書き込みゲートがないので、
セルには電源投入時に決められたレベルがそのま
ま残る。セル高レベル、及び低レベルの接み出し
動作マージンに差があれば、RFENDはての厳し
めの方の応答結果を得てから上昇するのが望まし
い。第９図では書き込みサイクルで２列のダミー
デイジツトの一方に高レベル、他方に低レベルが
毎回書き込まれる。このRFEND発生回路では、
高レベル及び低レベル読み出しのダミー・デイジ
ツト線の内、低レベルへの移行の遅い方が充分低
下してからRFENDが上昇するような論理構成が
とつてある。従つて、この場合、上記の要求が満
足されることになる。

以上述べたように本発明によればチツプ内部で
自動的にリフレツシユを行なわせる場合必要にな
るリフレツシユ動作終了確認信号RFENDをセル
ブロツクの各センスアンプの活性化動作が充分成
されてから、上昇させることができ、PSRAMは
勿論、大容量ダイナミツクRAMでセンスアンプ
動作の終了確認が内部タイミング・クロツク発生
に必要な場合に有効となる。

【図面の簡単な説明】

第１図はPSRAMでの内部リフレツシユを行な
わせる入力タイミングを示し、第２図はPSRAM
の回路ブロツク図を示し、第３図は従来の
RFEND発生回路を示し、第４図は第３図の回路
動作を説明するための波形図を示し、第５図は従
来のRFEND発生回路における問題点を説明し、
第６図は本発明の基本構成を示し、第７図は本発
明の具体的な実施例を示し、第８図は第７図にお
ける主要タイミング及び節点の波形を示し、第９
図は本発明の別の実施例を示す。 １１：セルブロツク、１２：ダミーデイジツ
ト、１３：列デコーダ。

Claims (1)

【特許請求の範囲】
1. １ ｍ行ｎ列のダイナミツク型の正規のメモリセ
   ル配列および各列の真および補のデイジツト線上
   の信号を増幅するｎ個のセンスアンプを有する
   MOSダイナミツクRAMにおいて、ｍ行１列のセ
   ルおよび１個のセンスアンプから成るダミー列を
   付加し、該ダミー列のワード線およびセンスアン
   プ活性化信号は前記正規のメモリセル配列と共通
   とし、該ダミー列の真および補のデイジツト線を
   入力として受け、前記センスアンプ活性化後該ダ
   ミー列のいずれか一方のデイジツト線が充分低レ
   ベルになつたことを感知して活性期間を終了させ
   プリチヤージ期間に移行させるように論理動作す
   ることを特徴とする半導体回路。