JPH0241109B2 - - Google Patents

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JPH0241109B2
JPH0241109B2 JP55004377A JP437780A JPH0241109B2 JP H0241109 B2 JPH0241109 B2 JP H0241109B2 JP 55004377 A JP55004377 A JP 55004377A JP 437780 A JP437780 A JP 437780A JP H0241109 B2 JPH0241109 B2 JP H0241109B2
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
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    • G—PHYSICS
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた集積回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理“１”レベルで
あり、低レベルが論理“０”レベルである。しか
し、回路的には、ＰチヤネルMOSTでも、本質
的に同様である。
行ストローブ信号（）及び列ストローブ
信号（）の２本のクロツクを有するマル
チ・アドレス入力形式のMOSダイナミツク・ラ
ンダムアクセスメモリ（RAM）のデータ出力は
通常次のような条件が課せられる。以下図面を用
いて説明する。
(1) 第１図Ａに示すようにを活性化し次に
CASが活性化されるがが活生化されてか
ら、共に活生状態にある期間、書き
込みコントロール・クロツクが非活生であ
れば、リード・サイクルとなり活性化に
よりアクセスタイム経過後、データ出力に読み
出しデータがあらわれ高インピーダンス状態か
ら“１”或いは“０”が出力状態に移行する。
この読み出しデータは、がリセツトされ
るまで、有効に維持する必要があり、通常10μs
のデータ出力保持が要求されるが無限時間を条
件とする規格もある。従つて、この場合、充分
なデータ出力保持、及びバツク・アツプ機能が
必要となる。特にがより先にリセツ
トされる場合、RAS系回路と共にCAS系回路
もリセツト・プリチヤージ状態に入り、出力回
路だけでデータ出力の保持を計らねばならな
い。
(2) 第１図Ｂに示すようにが活性化される
とき、が活性状態にあると、アーリイ・ラ
イト・サイクルであり、出力はサイクルを通し
て高インピーダンス状態に保つ必要がある。
(3) 第１図Ｃに示すようにを活性化してか
ら充分遅らせてを活性化すると読み出しデ
ータが出力にあらわれると共に書き込み動作も
行なわれる。とWEの活性化の時間差がア
クセスタイム以下であれば、リード・ライト・
サイクル、アクセスタイム以上であればリー
ド・モデイフアイ・ライト・サイクルである。
データ出力は上記(1)と同様で、がリセツ
トされるまで、読み出しデータのまま、有効に
維持しなければならず、書き込み動作が出力状
態に影響しないようにする必要がある。
２クロツクMOSダイナミツクRAMでは、これ
らの条件を満たし、かつ高速に動作する出力バツ
フア回路が当然ながら要求される。従来の出力バ
ツフア回路の第１の例を第２図に示す。選択され
たＸデコーダのバツフア出力MOST Q1を通し、
ワード線駆動クロツクRAを受けて、選択ワード
線節点１のレベルが上昇する。選択ワード線上の
メモリセル及びフアレンスセル（第２図のそれぞ
れＣ及びＤ）の情報がデイジツト線２〜７にあら
われ、次にセンスアツプSAが活性化されて、メ
モリセルＣの情報がリフレツシユされる。これま
でがクロツクの活性化に基づく動作である。
RASに続きが活性化されて、Ｙデコーダ出
力Yiが選択されてそのレベルが上昇するとすれ
ば、MOST Ｑ４及びＱ５が導通し、デイジツト
線節点４及び節点５のセンスアンプ活性化後のレ
ベルがそれぞれ入出力バス及びIOに移される。
この後、入出力バス・データアンプの活性化タイ
ミングDEのレベルが上昇しMOST Ｑ８〜Ｑ１
０から成るデータアンプが活性化されてIO及び
IO上のレベルが論理的に増幅される。節点９及
び節点１１はタイミングYPによりプリチヤージ
されており、さらにCASは、が活性化（低
レベル）されると直ちにレベル上昇するクロツク
でMOST Ｑ１５及びＱ２２を通し、節点１２も
同電位にプリチヤージされている。IOが高レベ
ル、が低レベルに移行する場合を考えると
MOST Ｑ１０の導通により節点８が大地電位に
なるため、MOST Ｑ２６が導通し、節点１１及
び節点１２のプリチヤージ電荷がMOST Ｑ２６
及びＱ１０を通して放電し、共に大地電位に移行
する。一方、MOST Ｑ１１は非導通のままに置
かれ、節点９及び節点１０は、プリチヤージ電位
を維持する。続いて、出力バツフア活性化タイミ
ングOEを上昇させるとMOST Ｑ１７は導通、
MOST Ｑ１９は非導通の状態にあるから、節点
１３は、OEにほぼ同期して上昇するのに対し、
節点１４は低レベルのままでMOST Ｑ２０に導
通により、大地電位になる。従つてMOST Ｑ２
７は導通、MOST Ｑ２８は非導通なり出力
DATA OUTには高レベル出力が得られる。出
力バツフアの動作は以上のように説明されるが、
前述の(1)〜(3)の条件は次のように満されている。
RASがより先にリセツトされると、系
タイミングと共に系タイミングもリセツト
され、まずCASが低レベルに移行し、次にYPが
上昇する。OEだけはに同期して動作するク
ロツクになつており、この間、高レベルのまま維
持される。そこで、MOST Ｑ１５及びＱ２２が
非導通になり、節点１０及び節点１２にはレベル
変化はなく、節点９及び節点１１は、プリチヤー
ジ・レベルに移行する。節点１３及び節点１４も
レベルは変化せず、従つてデータ出力には読み出
しデータがそのまま残る。節点１３及び節点１４
は高インピーダンス状態ではなく、この場合、節
点１０は高インピーダンス高レベルでMOST Ｑ
１７は導通したままであり、節点１３は、
MOST Ｑ１７を通し、OEに連がつている。節
点１４は導通したMOST Ｑ２０により大地電位
に保たれる。このようにデータ出力の保持につい
ては問題はない。アーリイ・ライト・サイクルで
は書き込みデータ出力DI、の活性化以降、出
力バツフアに入出力バスのレベルが伝わらないよ
うにしてある。が活性化されCASが上昇す
ると、節点１０及び節点１２はプリチヤージ・レ
ベルに移行し、MOST Ｑ１７及びＱ１９が導通
するが、このときOEは大地電位にあり、節点１
３及び節点１４は大地電位に維持されて、データ
出力はがリセツトされてからの高インピー
ダンス状態を保つ。OEが活性化される前に、書
き込みデータが決まり、DI、のいずれかが上
昇すると、MOST Ｑ１２，Ｑ１４及びMOST
Ｑ２４，Ｑ２５により、節点９及び節点１１１が
放電され、MOST Ｑ１５及びＱ２２を通して、
節点１０及び節点１２も放電されて大地電位に移
行する。MOST Ｑ１７及びＱ１９は非導通にな
り、OEがその後活性化されても、節点１３及び
節点１４は低レベルのままで、データ出力には変
化なくサイクルを通して高インピーダンス状態に
維持される。OEが活性化される時点で、節点１
０及び節点１２に前述の動作に従つて、読み出し
データに対応するレベルがあらわれていれば、出
力データが生じ、その後DI或いはが活性化さ
れると、節点１０及び節点１２が放電されて、
MOST Ｑ１７及び１９が非導通となり、節点１
３及び節点１４の高レベルの方は高インピーダン
ス状態で保たれ、低レベルの方はMOST Ｑ１８
或いはＱ２０により大地電位に置かれる。DI、
DIの活性化レベルは書き込みゲートを介して、
それぞれIO、に送られ、Ｙデコーダ・バツフ
アを通して、メモリセルに書き込まれるが同時に
節点９及び節点１１が放電されるため、節点１３
及び節点１４とIO及びは完全に切り離される。
従つて出力に読み出しデータが維持されたまま、
書き込み動作が行なわれ、リード・ライト・サイ
クル或いはリードモデイフアイト・サイクルとな
る。アーリイ・ライト・サイクルと、リード・ラ
イト・サイクルの区分、即ち、出力が高インピー
ダンス状態のままか或いは読み出しデータを生じ
るかはOEの活性化と、DI、の活性化の時間位
置に依存し、DI、が先行すれば前者、OEが充
分先行すれば後者に対応する。第２図の回路は、
IO、と、節点１３、節点１４のバツフア出力
との間にレベル転送用のMOSTが２個、即ち
MOST Ｑ１１，Ｑ１５及びMOST Ｑ２６，Ｑ
２２があり、これにより動作の遅れが生じること
と、及びリード（モデイフアイ）・ライト・サイ
クルで、バツフア出力即ち節点１３或いは節点１
４の高レベルが高インピーダンス状態により、リ
ークによりレベルが低下して、出力に影響が生じ
る可能性があるというのが欠点である。
２番目の従来例を第３図に示す。データアンプ
Ｄ・Ａが信号DE１により活性化されて、入出力
バスIO、にそれぞれ高レベル、低レベルがあ
らわれるとすると、MOST Ｑ２０は導通のまま
MOST Ｑ３は非導通になる。DE１に続いて、
DE２が活性化されると、MOST Ｑ１０及びＱ
１２を通してそれぞれ節点５及び節点６が上昇し
ようとするが、MOST Ｑ２０の電流能力を
MOST Ｑ１０より充分大きくとることにより、
節点５は低レベルに抑えられ、節点６はDE２に
追随して上昇する。MOST Ｑ５により節点１の
プリチヤージ電荷が放電され、MOST Ｑ７及び
Ｑ１０が非導通になるため、MOST Ｑ８及びＱ
１１により、それぞれ節点４及び節点５が大地電
位に置かれる。節点６の上昇を受けて、ブート・
ストラツプ・コンデンサＣ７Ｆ及びＣ１０Ｆによ
りそれぞれ節点７及び節点１０が電源VDDレベル
より充分高く持ち上げられる。MOST Ｑ１７は
非導通であるから、MOST Ｑ１５及びＱ１６は
非飽和領域に駆動され、節点９はDE２に追随し
て上昇する。この結果、MOST Ｑ２２が導通、
MOST Ｑ２３が非導通になり、高レベルデータ
出力が得られる。動作は以上の通りであるが
RASがより先にリセツトされる場合、まず
CASが低レベルに移行し、MOST Ｑ９及びＱ１
４を通して節点２及び節点７が低レベルになる。
次にYPが上昇し、DE１、DE２が大地電位に移
行して、節点５及び節点６はMOST Ｑ１０及び
Ｑ１２を通して大地電位になるMOST Ｑ６，Ｑ
１５，Ｑ８及びＱ１７が非導通になるため、節点
４及び節点９のレベルは共に高インピーダンス状
態で保たれ、読み出しデータ出力が維持される。
WEの活性化により上昇する書き込みタイミング
クロツクＷ１とDE２の立ち上りの時間関係によ
り、出力が高インピーダンス状態のまま即ちアー
リイ・ライト・サイクルか出力に読み出しデータ
を生じたまま、書き込み動作が行なわれる。即ち
リード（モデイフアイ）・ライト・サイクルかが
決められる。Ｗ１が上昇すると、MOST Ｑ２及
びＱ２１により節点１及び節点１０がそれぞれ放
電され、大地電位になつて、MOST Ｑ７，Ｑ１
０，Ｑ１２及びＱ１６が非導通になる。従つて、
この時点での節点４及び節点９のレベルが高イン
ピーダンス状態で保たれ、出力もそのままとな
る。Ｗ１の上昇がDE２より早い場合、節点４及
び節点９は、それぞれMOST Ｑ６，Ｑ７及び
MOST Ｑ１５，Ｑ１６を通してDE２と等しく
大地電位であり、このまま高インピーダンス状態
で保たれて、出力はサイクルを通し、高インピー
ダンス状態にある。DE２が活性化され、出力に
読み出しデータが生じてから、Ｗ１が上昇する
と、節点４及び節点９は読み出し時のレベルが高
インピーダンス状態でそのまま残り、出力の読み
出し時のレベルが高インピーダンス状態でそのま
ま残り、出力の読み出しデータが維持される。こ
のように、前述の(1)〜(3)の場合についてすべて、
節点４及び節点９は高インピーダンス状態で、レ
ベルが維持されリーク或いはノイズにより出力に
影響が生じる可能性があるというのが第３図の回
路の欠点である。節点４及び節点９の充電は、そ
れぞれMOST Ｑ６，Ｑ７及びMOST Ｑ１５，
Ｑ１６の２個の直列のMOSTで行なわれるため、
１個の場合と比べ、同等の立ち上り速度を得るの
に２倍程度の電流能力が各MOSTに必要になる
ことも難点である。
３番目の従来例を第４図に示す。データアンプ
Ｄ・Ａが信号DE１により活性化されて、入出力
バスIO、にそれぞれ高レベル、低レベルがあ
らわれるとすると、MOST Ｑ３が導通、MOST
Ｑ４が非導通になり、節点１がMOST Ｑ１及び
Ｑ３により放電されて大地電位になる一方、節点
には、プリチヤージ・レベルのまま保たれる。続
いてDE２が上昇すると、MOST Ｑ９及びＱ１
３を通して、それぞれ節点４及び節点５が追随し
ようとするが、MOST Ｑ１４の電流能力を
MOST Ｑ１３より充分大きすることにより、節
点５は低レベルに抑えられ、節点４はDE２に追
随して上昇する。MOST Ｑ１６により節点６が
放電されて、MOST Ｑ１３は非導通になり、節
点５は大地電位に落ち着く。節点４及び節点５の
レベル変化がそれぞれMOST Ｑ１８及びＱ１９
を通して節点７及び節点８に転送され、高レベル
データ出力が得られる。読み出し動作は以上の通
りであり、がより先にリセツトされる
と、CASが低レベルで移行してMOST Ｑ１８及
びＱ１９が非導通になり、節点７及び節点８のレ
ベルは、そのまま高インピーダンス状態で保たれ
る。続いてYPが上昇し、DE１、DE２が大地電
位に移行して、節点４及び節点５は大地電位にリ
セツトされる。即ち、バツフア出力をMOST Ｑ
１８及びＱ１９でリセツト状態及びレベル保持の
状態に分離し、読み出しデータ出力を維持してい
る。第３図と同様Ｗ１とDE２の立ち上りの時間
関係により、アーリイ・ライト・サイクルとリー
ド（モデイフアイ）・ライト・サイクルの区分が
行なわれ、Ｗ１がDE２より早く上昇すると、
MOST Ｑ６及びＱ１７により、それぞれ節点３
及び節点６が放電されて、MOST Ｑ９及びＱ１
３が非導通になり、節点４及び節点５はリセツト
時のレベルが高インピーダンス状態で保たれる。
節点７及び節点８も同様の状態となり、出力はサ
イクルを通して高インピーダンス状態になる。
DE２が上昇し、出力に読み出しデータが生じて
からＷ１が上昇すれば、節点４及び節点５はレベ
ルはそのままで、高インピーダンス状態に移行す
る。節点７及び節点８も同様で、出力には読み出
しデータが維持される。IO、に読み出しデー
タとは逆のデータを書き込む場合、節点１及び節
点２は共に大地電位になりMOST Ｑ１０及びＱ
１４は非導通となつて、節点４及び節点５のレベ
ルに影響することはない。第４図の回路は、IO、
IOが出力バツフアに直接入らず節点１、節点２
が介在すること、出力バツフアの出力節点にトラ
ンスフアMOST Ｑ１８及び１９が入ることか
ら、データ出力の応答に遅れを生じるという欠点
がある。さらに上述の(1)〜(3)についてすべて、節
点７及び節点８は高インピーダンス状態になるこ
とも、前述のように欠点である。
本発明は、直接、IO、が入力となり、介在
節点及びトランスフアMOSTを含まないことか
ら、高速に動作し、かつ上述の(1)〜(3)の出力状態
の維持について、出力プツシユプルMOSTのゲ
ート節点を高インピーダンス状態ではなく、電気
的にレベルを保証することにより、安定化できる
という従来の回路における欠点を取り除いた２ク
ロツクMOSダイナミツクRAMにおける出力バツ
フア回路を提供することを目的とする。
本発明の半導体回路は、第１の入力をゲートに
受ける第１の絶縁ゲート型電界効果トランジスタ
と、ゲートがプリチヤージされるとともに第１の
入力に応答して前記第１のトランジスタと同相で
導通・非導通する第２の絶縁ゲート型電界効果ト
ランジスタと、ゲートがプリチヤージされる第３
の絶縁ゲート型電界効果トランジスタとを直列接
続して第１の直列接続体とし、第２の入力をゲー
トに受ける第４の絶縁ゲート型電界効果トランジ
スタと、ゲートがプリチヤージされるとともに第
２の入力に応答して前記第４のトランジスタと同
相で導通・非導通する第５の絶縁ゲート型電界効
果トランジスタと、ゲートがプリチヤージされる
第６の絶縁ゲート型電界効果トランジスタとを直
列接続して第２の直列接続体とし、前記第１およ
び第２の直列接続体を並列に接続し、前記第２お
よび第５のトランジスタによつて前記第１および
第４のトランジスタからそれぞれ分離された点か
ら出力を得ることを特徴とする。
すなわち本発明によれば、ゲートが真入力節点
に接続される第１の絶縁ゲート型電界効果トラン
ジスタと、前記第１のトランジスタと並列に接続
されゲートが補入力節点に接続される第２の絶縁
ゲート型電界効果トランジスタと、第１節点と前
記第１のトランジスタとの間に接続されゲートが
第２接点に接続される第３の絶縁ゲート型電界効
果トランジスタと、第３節点と前記第２のトラン
ジスタとの間に接続されゲートが第４節点に接続
される第４の絶縁ゲート型電界効果トランジスタ
と、前記第１節点を駆動する第１の駆動手段と、
前記第１節点を駆動する第２の駆動手段と、前記
真入力節点と前記第２節点との間に接続されゲー
トが補入力節点に接続される第５の絶縁ゲート型
電界効果トランジスタと、前記補入力節点と前記
第４節点との間に接続されゲートが真入力節点に
接続される第６の絶縁ゲート型電界効果トランジ
スタと、前記第２節点をプリチヤージする第１の
充電手段と、前記第４節点をプリチヤージする第
２の充電手段とを含み、前記第３節点に真出力、
第１節点に補出力を発生することを特徴とする半
導体回路が得られる。
本発明の基本回路構成を第５図、クロツク・タ
イミング及び主要節点の動作波形を第６図に示
す。外部クロツクが高レベルから低レベル
に移行して活性化されると、まずCASが上昇し、
これに追随してOPが上昇する。節点１、節点６、
節点７及び節点１０が充電されるがOPは、デー
タアンプ活性化と同時かあるいは以前に低レベル
に移行し、これらの節点は出力バツフア活性化時
には、高インピーダンス高レベルとなる。データ
アンプが活性化されてIOが高レベル、が低レ
ベルになるとすると、MOST Ｑ１５は導通のま
まで、MOST Ｑ１３が非導通になる。MOST
Ｑ１４及びＱ１６はゲートがCASで共に導通し
ており、節点１０は、MOST Ｑ１５及びＱ１６
を通し、の低レベルへの移行に追随して放電
される。一方、節点７は、MOST Ｑ１３が非導
通になるため、充電レベルが高インピーダンス状
態で保たれる。従つて、IOが高レベルのままで
IOが低レベルに移行するのを受けて、MOST Ｑ
４及びＱ５は導通のままで、まずMOST Ｑ８が
非導通になり続いて直ちにMOST Ｑ７が非導通
になる。この後、OEが活性化されると、MOST
Ｑ３及びＱ６を通して、それぞれ節点２及び節点
４が追随して上昇しようとするが、直列接続の
MOST Ｑ４及びＱ５の電流能力を、MOST Ｑ
３より充分大きくとることにより節点２は低レベ
ルに抑えられる。節点４はOEに追随して上昇し、
MOST Ｑ２により節点１が放電されるため、
MOST Ｑ３は非導通になり、節点２は大地電位
となる。節点４及び節点２をプツシユプル
MOST（Ｐ・Ｐ−OUT）（図示せず）で受けて、
高レベルデータ出力が得られる。前述(1)〜(3)の対
応動作は次のようになる。がより先に
リセツトされる場合について、まずCASが低レ
ベルに移行し、次にYPが上昇する。OEは、第２
図の従来例と同様とは関係なく、に同
期するように構成されるタイミングである。YP
の上昇を受け、節点７及び節点１０が共に大地電
位になりMOST Ｑ４及びＱ７が非導通になる。
節点１及び節点６のレベルはそのまま高レベルは
高インピーダンス状態で低レベルは大地電位に維
持され、節点２及び節点４には、MOST Ｑ３及
びＱ６により支えられたまま、読み出しデータレ
ベルが残ることになる。アーリイ・ライト・サイ
クル及びリード（モデイフアイ）・ライト・サイ
クルでのデータ出力の条件は、アーリイ・ライ
ト・サイクルでのみ活性化されるタイミング
EWOFFを用い、MOST Ｑ１９及びＱ２０によ
りそれぞれ節点１及び節点６を放電するだけで満
たされる。アーリイ・ライト・サイクルでは、
EWOFFがOEより先に上昇し、MOST Ｑ３及び
Ｑ６が非導通になり、節点２及び節点４は高イン
ピーダンス状態の低レベルとなる。これは従来と
同様の動作であるが、節点２及び節点４を
EWOFFにより、大地電位に置くことができる。
即ち、EWOFFは、アーリイ・ライト・サイクル
でのみ上昇するので節点２及び節点４の抑えとし
ても使用できる。リード（モデイフアイ）・ライ
トサイクルではEWOFFは低レベルに保たれ、
OEの活性化により節点２及び節点４に読み出し
データ・レベルが生じる。IO、がそれぞれ高
レベル、低レベルにあるとし、この後逆データが
書き込まれるとすると、IOは高レベルから低レ
ベルに、は低レベルから高レベルに変化する。
MOST Ｑ１５は導通から非導通になり、節点１
０はMOST Ｑ１５及びＱ１６を通し、に連が
つて大地電位にあつたのがレベルはそのまま高イ
ンピーダンス状態に移行する。MOST Ｑ１３は
非導通から導通になり、MOST Ｑ１３及びＱ１
４を通して、節点７の高インピーダンス状態で維
持された充電電荷がIOに向かい放電され、節点
７は大地電位となる。従つてMOST Ｑ７は非導
通のまま、MOST Ｑ４も非導通になつて、節点
２及び節点４には読み出しデータレベルがそのま
ま残る。EWOFFは上昇しないため、節点１及び
節点６では読み出し時のレベルが維持され、節点
２及び節点４のレベルは、MOST Ｑ３及びＱ６
により支えられる。第５図の出力バツフア回路
は、IO、が介在節点がなく直接入力となり、
且つトランスフアMOSTも含まれず、高速に動
作する。節点２及び節点４の充電も、MOST Ｑ
３及びＱ６のそれぞれ１個のMOSTで行なわれ
るため、充電能力も大きくとることができる。(1)
〜(3)についてデータ出力を決める節点２及び節点
４のレベルはすべて高インピーダンス状態でな
く、安定に維持される。即ち、がより
先にリセツトされた場合、及びリード（モデイフ
アイ）・ライト・サイクルでの読み出しデータ出
力は、MOST Ｑ３及びＱ６によりそれぞれ節点
２及び節点４のレベルが支えられ、安定となる。
アーリイ・ライト・サイクルでは、節点２及び節
点４がEWOFFにより大地電位に置かれて出力は
高インピーダンス状態になる。
本発明を用いた具体的な実施例を第７図１〜３
に示す。第７図１は、第５図に示す本発明の基本
回路を具体化したものであり、第７図２はアーリ
イ・ライト・サイクルでのみ活性化されるタイミ
ングEWOFFの発生回路及びが高レベル即ち
非活性の期間、出力即ちDATA OUTを高イン
ピーダンス状態にするタイミングCASOFFの発
生回路を示し、第７図３はとは切り離され
て、に同期して動作し、がより先
にリセツトされても、高レベルを維持し、
がリセツトされてから低レベルに移行する出力バ
ツフア活性化タイミングOEの発生回路である。
CASが低レベルに移行して活性期間に入ると、
まず、CASが上昇し、これに追随して、節点２、
節点８及び節点１０が上昇し、出力バツフア回路
のプリチヤージ動作が行なわれる。データ入出力
バスIO、に選択メモリセルの読み出しデータ
があらわれてから、DEを上昇させると、データ
アンプが活性化され、IO、の一方がタイミン
グIOPによるプリチヤージ・レベルのまま、他方
は大地電位に移行する。同時に、節点１が放電さ
れて大地電位になり、節点２、節点８及び節点１
０は高インピーダンス状態のプリチヤージ・レベ
ルとなる。IOが高レベル、が低レベルの場合
を考えると、MOST Ｑ２０が導通し、MOST
Ｑ２０及びＱ２２を通して直ちに、節点８が放電
され、大地電位に移行する。一方、MOST Ｑ２
３は非導通になり、節点１０のレベルはそのまま
維持される。DEの上昇を受けて第７図(3)の回路
により、OEが上昇すると、MOST Ｑ１０及び
Ｑ１５を通して、それぞれ節点３及び節点４が追
随しようとするが、MOST Ｑ１６及びＱ１７は
導通しており、この２個の直列MOSTの電流能
力をMOST Ｑ１５より充分大きくすることによ
り、節点４は低レベルに維時される。MOST Ｑ
１１及びＱ１２は非導通で、節点３はOEに追随
して上昇し、MOST Ｑ１４及びＱ１７Ａによ
り、節点４は大地電位になる。このようにして、
DATA OUTに高レベル読出しデータ出力が得
られる。この後、がより先に、リセツ
トされると、第７図１の回路で、まずCASが低
レベルに移行し、MOST Ｑ２２及びＱ２５が非
導通になつて、IOと節点１０及びと節点８が
切り離される。次にYPが上昇し、節点８及び節
点１０が大地電位に移行して、MOST Ｑ１１及
びＱ１６が非導通になり、節点３及び節点４のレ
ベルはIO、とは切り離され、そのまま残され
る。節点３及び節点４Ｐのレベルもそのまま維持
され、MOST Ｑ１０及びＱ１５により、節点３
及び節点４のレベルが支えられて、読み出しデー
タ出力が安定に保たれる。アーリイ・ライト・サ
イクルでは、書き込みタイミングクロツクＷ１
が、OEより充分前に上昇し、第７図２の回路で、
節点１４を大地電位にしてMOST Ｑ４３及びＱ
４５は非導通になり、EWOFFがＷ１を受け
MOST Ｑ３６及びＱ４４を通して上昇する。第
７図１で節点１、節点２、節点３Ｐ及び節点４Ｐ
が放電され、出力バツフアのプリチヤージ電荷が
すべて放電されると共に、節点３及び節点４もそ
れぞれMOST Ｑ２８及びＱ３０により大地電位
に置かれる。後でOEが上昇しても、MOST Ｑ
１０及びＱ１５は非導通であるから、節点３及び
節点４には影響しない。従つて、出力は高インピ
ーダンス状態となり、EWOFFはがリセツト
されるまで高レベルにあるので、サイクルを通し
て安定に維持される。リード（モデイフアイ）・
ライト・サイクルではＷ１はOEより遅れて上昇
し、第７図２でMOST Ｑ３６が非導通になり節
点１２は上昇せず、EWOFFは低レベルに保たれ
る。第７図１では出力に読み出しデータが生じて
から、IO、に新しい書き込みが入ることにな
る。IOが高レベル、が低レベルで高レベル読
み出しデータがあらわれてから、逆データの書き
込みが行なわれる場合を考えると、IOが高レベ
ルから低レベル、が低レベルから高レベルに
変化する。MOST Ｑ２０は導通から非導通にな
り、節点８は高インピーダンス状態の低レベルに
なる。一方、MOST Ｑ２３は、非導通から導通
になり、節点１０はMOST Ｑ２３及びＱ２５を
通してIOに、充電電荷が放電され、大地電位に
移行する。従つて、MOST Ｑ１１及びＱ１６共
に非導通となり、節点３及び節点４のレベルはそ
のまま残される。節点３Ｐ及び節点４Ｐのレベル
も変化なくMOST Ｑ１０及びＱ１５により、節
点３及び節点４のレベルが支えられ、読み出しデ
ータ出力は安定に維持される。
以上述べたように本発明によると、入出力バス
との間に介在節点がなく、入出力バスを直接受
け、及び、トランスフアMOSTを必要としない
ことから、高速に動作し、且つリード・サイク
ル、アーリイ・ライト・サイクル及びリード（モ
デイフアイ）・ライト・サイクルにおける出力状
態の維持について、出力段プツシユ・プル
MOSTのゲート節点を高インピーダンス状態で
なく、電気的にレベルを保証することにより安定
化できるという出力バツフア回路が得られ、２ク
ロツク系MOSダイナミツクRAMの性能向上に有
効である。
【図面の簡単な説明】
第１図Ａ〜Ｃは、２クロツク系MOSダイナミ
ツクRAMにおいてデータ出力に要求される条件
を示す図、第２図は、２クロツク系MOSダイナ
ミツクRAMの出力バツフア回路の第１の従来例
を示す図、第３図は同じく第２の従来例を示す
図、第４図は同じく第３の従来例を示す図、第５
図は本発明による出力バツフア回路の基本構成を
示す図、第６図は第５図のクロツクタイミング及
び主要節点の波形を示す図、第７図１〜３は本発
明の具体的な実施例を示すそれぞれ回路図であ
る。 Ｑ１〜Ｑ６２……MOSTトランジスタ、１〜
１８，３Ｐ，４Ｐ……節点、Ｓ・Ａ……センスア
ンプ、Ｄ・Ａ……データアンプ。

Claims (1)

    【特許請求の範囲】
  1. １ ゲートが真入力節点に接続される第１の絶縁
    ゲート型電界効果トランジスタと、前記第１のト
    ランジスタと並列に接続されゲートが補入力節点
    に接続される第２の絶縁ゲート型電界効果トラン
    ジスタと、第１節点と前記第１のトランジスタと
    の間に接続されゲートが第２節点に接続される第
    ３の絶縁ゲート型電界効果トランジスタと、第３
    節点と前記第２のトランジスタとの間に接続され
    ゲートが第４節点に接続される第４の絶縁ゲート
    型電界効果トランジスタと、前記第１節点を駆動
    する第１の駆動手段と、前記第３節点を駆動する
    第２の駆動手段と、前記真入力節点と前記第２節
    点との間に接続されゲートが補入力節点に接続さ
    れる第５の絶縁ゲート型電界効果トランジスタ
    と、前記補入力節点と前記第４接点との間に接続
    されゲートが真入力節点に接続される第６の絶縁
    ゲート型電界効果トランジスタと、前記第２節点
    をプリチヤージする第１の充電手段と、前記第４
    節点をプリチヤージする第２の充電手段とを含
    み、前記第３節点に真出力、第１節点に補出力を
    発生することを特徴とする半導体回路。
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