NL8800872A - Geintegreerde schakeling. - Google Patents

Description

* ΡΗΝ 12.506 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven Geïntegreerde schakelinq.

De uitvinding heeft betrekking op een geïntegreerde schakeling met logische schakelingen en ten minste een logische uitgangsbuffer, die de volgende deelschakelingen omvat: een geheugencircuit en een logische uitgangsschakeling.

5 Een schakeling van de in de aanhef genoemde soort is bekend uit IEEE Journal of Solid-State Circuits, vol. SC-21, no. 5,

October 1986: Flannagan et. al., "Two 13-ns 64 K CMOS SRAM's with very low active power and improved asynchronous circuit techniques", in het bijzonder uit figuur 11. Daarbij omvat de geheugenschakeling een "LATCH"-10 element met op elkaar aangesloten in- en uitgangen, en de logische uitgangsschakeling een aantal inverterende elementen en drie uitgangstransistoren.

In de referentie wordt het "LATCH“-element gebruikt om de signalen DATA respectievelijk DATA tijdens een logisch laag 15 controle-signaal STABLE over te nemen, om deze signalen vervolgens met een lage uitgangsimpedantie aan de logische subschakeling aan te bieden, om zodoende storende invloeden, bijvoorbeeld ten gevolge van overspraak van naburige signaal voerende leidingen of ten gevolge van voedingsspanningverstoringen, te verkleinen. Voordat nieuwe signalen 20 DATA respectievelijk DATA in een sequentie van signalen aan de uitgangsbuffer worden toegevoerd, worden ingangslijnen met behulp van transistoren en een logisch hoog controle-signaal STABLE geklemd op een logisch laag niveau, opdat het "LATCH"-element geen verkeerde signaalinformatie overneemt en daarna vasthoudt gedurende het 25 ontwikkelen van de signalen DATA en DATA in de tijd in een niet hier beschreven deel van het geheugen. Hiervoor is een exacte afstemming tussen de signalen STABtË en CYC-ÉHD nodig, anders wordt bij een logisch hoog controle-signaal STABLE het HLATCH"-element 30 ingeschakeld, waardoor een van de ingangslijnen naar een logisch hoog niveau getrokken zou worden. Een dergelijke situatie veroorzaakt ongewenste dissipatie. Een grotere zekerheid dat voorgaande niet .8800874 1« PHN 12.506 2 optreedt is het niet laten overlappen van STABLE en CYC-END, hetgeen echter een tijdvertraging oplevert.

Er is dus een in de tijd nauwkeurige afstemming nodig tussen het controle-signaal STABLE en het stuursignaal 5 CYC-END. Wegens het sperren van transistoren M14, M15 en M16 tijdens logisch laag geklemde ingangslijnen gedurende de signaalovergangen van de signalen DATA en DATA bij het begin van een nieuwe uitlees-periode (waarbij CYC-END en STAÊLE logisch hoog zijn), verkeert de uitgang DATA OUT 10 in een zwevende toestand. De spanning op de uitgang van de logische uitgangsbuffer zal bij belasting door een Transistor-Transistor-Logica (TTL) schakeling (waarbij de belastingsweerstand naar de eerste voedingsklem ongeveer twee maal zo groot is als de belastingsweerstand naar de tweede voedingsklem) gedurende het sperren van de transistoren 15 M14, M15 en M16 bij een voedingsspanning van bijvoorbeeld 5 Volt een waarde van ongeveer 1,7 Volt bereiken. Dit betekent dat de spanning op de uitgang van de logische uitgangsbuffer bij gelijkblijvende signalen DATA en DAtA tussen de elkaar opvolgende uitleesperiodes niet logisch hoog of logisch laag blijft, maar ondanks de tri-state 20 conditie van de uitgangsbuffer op een niveau van ongeveer 1,7 Volt wordt gedrukt. Deze niveau-veranderingen zijn ongewenst, daar zij in een geïntegreerde schakeling een bron van mogelijke overspraak naar eventueel naburige signaallijnen vormen.

Het is een doel van de uitvinding te voorzien in een 25 geïntegreerde schakeling met logische schakelingen en ten minste een logische uitgangsbuffer, waarin tijdens een sequentie van data-signalen op de ingang géén zwevende toestand (tri-state) van de uitgangsschakeling optreedt en waarin tevens de aansturing van de schakeling met behulp van stuur- of controle-signalen in de tijd gezien 30 niet kritisch is.

Daartoe heeft een geïntegreerde schakeling volgens de uitvinding het kenmerk, dat het geheugencircuit afzonderlijke in- en uitgangen heeft en de deelschakelingen in de genoemde volgorde in cascade geschakeld zijn en het uitgangsniveau van het geheugencircuit 35 altijd door het niveau op de uitgangsbufferingang is bepaald. Een dergelijke geïntegreerde schakeling heeft daarbij het voordeel dat de uitgang van het geheugencircuit altijd bepaald wordt door de ingang van ,8800572 tr PHN 12.506 3 het geheugencircuit, waardoor geen stuur- of controle-signalen voor de werking van het geheugencircuit benodigd zijn. Hierdoor hoeft de uitgang van de logische uitgangsbuffer niet bij elk nieuw data-ingangssignaal in een zwevende toestand (tri-state) gebracht te worden. Wegens het 5 vermijden van een zwevende toestand (tri-state) op de uitgang tijdens het doorgeven van nieuwe data-signalen in de logische uitgangsbuffer, zal daardoor de uitgang steeds gedefinieerd zijn. Derhalve treden geen onnodige op- of ontlaadstromen op, zodat er geen overspraak naar eventuele naburige signaalvoerende leidingen kan optreden. Verder zal 10 bij een capacitieve belasting van de uitgang een tijdvertraging vanwege onnodige op- of ontlading ervan worden vermeden. Verder kan wegens het ontbreken van in de tijd gezien kritisch ten opzichte van elkaar bepaalde stuur- of controle-signalen een optimale snelheid van de schakeling bereikt worden.

15 Een uitvoeringsvorm van een geïntegreerde schakeling volgens de uitvinding heeft het kenmerk, dat een ingang en een verdere ingang van de logische subschakeling direkt met respectievelijk de ingang en de uitgang van het geheugencircuit zijn verbonden. De genoemde direkte verbinding heeft een sneller schakelgedrag van de logische 20 uitgangsbuffer tot gevolg, omdat door de direkte verbinding de inherente tijdvertraging van het in cascade geschakelde geheugenelement voor het overnemen van aangeboden signalen wordt vermeden.

Een andere uitvoeringsvorm van een geïntegreerde schakeling volgens de uitvinding heeft het kenmerk, dat het 25 geheugencircuit ten minste één flip-flop en de logische subschakeling tenminste een eerste en een tweede logische poort bevat die een OF-funktie vervullen en dat de geïnverteerde uitgang (5) en de eerste ingang van de flip-flop elk met een ingang en een verdere ingang van de tweede logische poort en de niet-gelnverteerde 30 uitgang (Q) en de tweede ingang van de flip-flop elk met een ingang en een verdere ingang van de eerste logische poort zijn verbonden. De koppeling van ingangs- en uitgangssignalen van de flip-flop geschiedt met bijvoorbeeld logische OF-poorten of niet-EN-poorten (die dan geïnverteerde ingangssignalen ontvangen).

35 Een voorkeursuitvoeringsvorm van een geïntegreerde schakeling volgens de uitvinding heeft het kenmerk, dat het geheugencircuit een verdere flip-flop omvat, waarvan een eerste ingang .8800872 « PHN 12.506 4 via logische poorten is gekoppeld aan data-ingangsklemmen, een tweede ingang is verbonden met een controle-ingangsklem en een uitgang is verbonden met een derde logische poort met een logische OF-funktie in de logische subschakeling, waarbij een verdere ingang van de derde logische 5 poort is verbonden met de tweede ingang van de verdere flip-flop. De verdere flip-flop dient voor het opslaan van een controle-signaal dat aangeeft of de uitgangsbuffer-uitgang in zwevende (tri-state) dan wel niet zwevende toestand dient te verkeren. Het overgaan naar een zwevende toestand (tri-state) wordt direkt en alleen door een controle-signaal 10 van een bepaald logisch niveau bepaald. Het uit een zwevende toestand gaan wordt echter bij aanwezigheid van het andere logische niveau van het controle-signaal door middel van een uit de signalen op de data-ingangsklemmen afgeleid signaal gerealiseerd. Daardoor hoeft het extra controle-signaal beslist niet zeer precies in de tijd bepaald te zijn.

15 De uitvinding zal nu aan de hand van in de tekening weergegeven uitvoeringsvoorbeelden worden toegelicht, in welke tekening: figuur 1 een logische uitgangsbuffer volgens de uitvinding toont, figuur 2 een uitvoeringsvorm van een logische 20 uitgangsbuffer volgens de uitvinding laat zien, figuur 3 een voorkeurs-uitvoeringsvorm van een logische uitgangsbuffer volgens de uitvinding laat zien, figuur 4 in detail een deel van de logische uitgangsbuffer uit figuur 3 laat zien, en 25 figuur 5 een andere uitvoeringsvorm van een logische uitgangsbuffer volgens de uitvinding laat zien.

In figuur 1 is een logische uitgangsbuffer volgens de uitvinding weergegeven. De uitgangsbuffer ontvangt N ingangssignalen D1 tot en met DN en bevat een geheugencircuit M, een logische subschakeling 30 L en een logische uitgangstrap 0. Het geheugencircuit M bevat tenminste twee ingangs- en tenminste twee uitgangsklemmen. De logische subschakeling L bevat tenminste twee logische poorten, van welke poorten de ingangen elk afzonderlijk met een ingangsklem en een uitgangsklem van het geheugencircuit M zijn verbonden. De uitgangstrap 0, die tenminste 35 twee uitgangstransistoren bevat, is met twee uitgangsklemmen van de logische subschakeling L verbonden.

In de verdere beschrijving zullen signalen die logisch , 8 8 0 0872.

PHN 12.506 5 laag respectievelijk logisch hoog zijn met "laag" respectievelijk "hoog" aangeduid worden, en wordt met n-type respectievelijk p-type transistor een n-kanaal veld-effekt transistor of een bipolaire npn-transistor respectievelijk een p-kanaal veld-effekt transistor of een bipolaire pnp-5 transistor aangegeven.

De werking van de uitgangsbuffer in figuur 1 is als volgt:

Het geheugencircuit M ontvangt op de ingangsklemmen N logische signalen D1 tot en met DN, welke signalen in het geheugencircuit M opgeslagen 10 én tevens via parallelle verbindingen aan de logische subschakeling L doorgegeven worden. De uitgangssignalen van het geheugencircuit M worden aan de logische subschakeling L doorgegeven. Geheugencircuit M dient om logische niveaus (bijvoorbeeld logisch hoog) van de signalen D1 tot en met DN op te slaan, zodat eventuele kortstondige logische actieve 15 niveaus van de signalen D1 tot en met DN behouden blijven.

Geheugencircuit M bezit een inherente tijdvertraging voor het overnemen en doorgeven van de logische actieve niveaus van de signalen D1 tot en met DN, zodat logische veranderingen op de ingangsklemmen van het geheugencircuit M vertraagd naar de uitgangsklemmen zullen worden 20 doorgegeven. Vanwege de rechtstreekse parallelle verbindingen van de signalen Dl tot en met DN aan de logische subschakeling L, zullen veranderingen in deze signalen echter zonder vertraging aan de logische subschakeling L worden doorgegeven. De logische poorten P1 tot en met PN geven de signalen D1 tot en met DN én de uitgangssignalen van 25 geheugencircuit M door aan eventuele verdere logica in schakeling L. De uitgangssignalen van schakeling L besturen tenslotte de logische uitgangstrap 0, die op een uitgangsklem bijvoorbeeld een "hoog", "laag" of zwevend niveau (tri-state) kan leveren, waarop een belasting aangesloten kan worden.

30 Een uitvoeringsvorm van een logische uitgangsbuffer volgens de uitvinding die in figuur 2 is getoond, komt overeen met die van figuur 1, zodat dezelfde verwijzingssymbolen worden gebruikt om dezelfde onderdelen aan te geven. Geheugencircuit M bevat een Set-Reset (SR) flip-flop met een geïnverteerde {§) en een niet 35 geïnverteerde uitgang (Q), waarbij de instel- (Set) respectievelijk terugstelingang (Reset) van de flip-flop een signaal D1 respectievelijk D2 ontvangt. De logische subschakeling L omvat twee OF-poorten P1 , 880 0672 «ί PHN 12.506 6 respectievelijk P2.

De werking van de logische uitgangsbuffer in figuur 2 is als volgt:

Signalen D1 en D2 zijn actieve signalen als deze "hoog" zijn, dat wil 5 zeggen dat wanneer D1 "hoog" en D2 "laag" is respectievelijk D1 "laag" en D2 "hoog" is, de uitgangsklem van de uitgangstrap "hoog" respectievelijk "laag" of "laag" respectievelijk "hoog" dient te zijn, en wanneer D1 en D2 "laag" zijn het niveau op de uitgangsklem niet dient te veranderen. Gelijktijdig optreden van een "hoog" signaal D1 en D2 10 moet worden vermeden, aangezien dit geen logische betekenis heeft en dit voor een juiste operatie van de Set-Reset flip-flop ongeoorloofd is. Bij een "hoog" signaal D1 (D2 is dan "laag") wordt de Set-Reset flip-flop ingesteld (Set). Dit instellen zal na een zekere vertragingstijd gerealiseerd zijn zodat ook eerst na een zekere vertragingstijd de 15 uitgang Q respectievelijk Q "hoog" respectievelijk "laag" zal zijn. Vanwege het rechtstreekse aanbieden van een "hoog" signaal D1 aan OF-poort P1, zal OF-poort P1 echter zonder vertraging een "hoog" signaal D1 ontvangen, die dus een "hoog" signaal verder voert naar eventuele andere logica in de logische subschakeling L. Na de genoemde 20 instelvertraging van de flip-flop zal de uitgang Q respectievelijk Q "hoog" respectievelijk "laag" worden en blijft de uitgang van OF-poort P1 "hoog", hetgeen dan niet meer van de logische waarde van signaal D1 afhangt. Dit betekent dat de Set-Reset flip-flop een "hoog" niveau van signaal D1 heeft overgenomen en de logische subschakeling L 25 door de flip-flop blijvend zal worden aangestuurd. Bij een "hoog" signaal D2 wordt de Set-Reset flip-flop teruggezet (Reset). Ook dit terugstellen zal eerst na een zekere vertragingstijd gerealiseerd zijn zodat de geïnverteerde uitgang 5 respectievelijk de niet geïnverteerde uitgang Q vertraagd ten opzichte van de terugstelingang 30 (R) "hoog" respectievelijk "laag" zal zijn. Vanwege het rechtstreekse aanbieden van een "hoog" signaal D2 aan OF-poort P2, zal OF-poort P2 echter zonder vertraging een "hoog" signaal D2 ontvangen, die dus een "hoog" signaal verder voert naar eventuele additionele logica in de logische subschakeling L. Na de genoemde vertraging van de flip-flop zal 35 de uitgang Q respectievelijk Q "hoog" respectievelijk "laag" worden en blijft OF-poort P2 eveneens een "hoog" uitgangssignaal leveren, ongeacht de logische waarde van signaal D2. Dit betekent dat de .8800872 * PHN 12.506 7 schakeling L door de flip-flop in een stationaire toestand wordt gehouden.

Een voorkeurs-uitvoeringsvorm van een logische uitgangsbuffer volgens de uitvinding die in figuur 3 is getoond, komt 5 eveneens overeen met die van figuur 1, zodat dezelfde verwijzingssymbolen worden gebruikt om dezelfde onderdelen aan te geven, waarbij het geheugencireuit M een eerste en een tweede Set-Reset flipflop FF1 respectievelijk FF2, de logische subschakeling L vier 0F-poorten respectievelijk P1, P2, P6 en P7, één niet-OF-poort P3 en 10 twee niet-EN-poorten P4 respectievelijk P5, de uitgangstrap 0 twee PMOS-transistoren T1 respectievelijk T2 en de uitgangsbuffer drie ingangsklemmen bevat, waarop respectievelijk de ingangssignalen D1, D2 en ÜE worden aangeboden. Tussen de uitgangsbuffer-ingang waarop de ingangssignalen D1, D2 en ÜE worden aangeboden en de Reset 15 (R)-ingang van de tweede flip-flop FF2 is een OF-poort P8, een EN-poort P9 en een inverterend element 11 geschakeld. Ingangssignaal D1 respectievelijk D2 is met de instel- respectievelijk terugstelingang (S respectievelijk R) van de eerste flip-flop FF1 én de eerste respectievelijk tweede ingang van OF-poort P1 respectievelijk P2 20 verbonden. De niet-geinverteerde uitgang Q respectievelijk geïnverteerde uitgang Q van de eerste flip-flop FF1 is met de tweede respectievelijk eerste ingang van OF-poort P1 respectievelijk P2 verbonden. De eerste respectievelijk tweede uitgangsbuffer-ingangsklem is tevens gekoppeld aan de eerste respectievelijk tweede ingangsklem van 25 OF-poort P8, waarvan de uitgang met een tweede ingangsklem van EN-poort P9 is verbonden. De derde uitgangsbuffer-ingangsklem waarop het controle-signaal ÜE wordt aangeboden is gekoppeld aan respectievelijk de ingangsklem van inverterend element 11, de instelingang (S) van de tweede flip-flop FF2, de eerste ingangsklem van niet-OF-poort P3, de 30 tweede ingangsklem van OF-poort P6 én de tweede ingangsklem van OF-poort P7. De uitgang van inverterend element 11 is met een eerste ingangsklem van EN-poort P9 verbonden, waarvan de uitgang gekoppeld is aan de terugstelingang (R) van de tweede flip-flop FF2. De niet-gelnverteerde uitgang Q van flip-flop FF2 is met de tweede ingangsklem 35 van niet-OF-poort P3 verbonden, waarvan de uitgang gekoppeld is aan de tweede ingangsklem van niet-EN-poorten P4 en P5. Logisch gezien is de funktie van niet-OF-poort P3 dezelfde als een cascade-schakeling van een 8800872.

PHN 12.506 8 OF-poort en een inverterend element. De uitgang van OF-poort P1 respectievelijk P2 is met de eerste ingangsklem van niet-EN-poort P4 respectievelijk P5 verbonden. De uitgang van niet-EN-poort P4 respectievelijk P5 is met de eerste ingangsklem van OF-poort P6 5 respectievelijk P7 verbonden. De uitgang van OF-poort P6 respectievelijk P7 is aan de stuurelektrode van transistor T1 respectievelijk T2 gekoppeld. De aanvoerelektrode (source) respectievelijk afvoerelektrode (drain) van transistor T1 is met de eerste voedingsklem V1 respectievelijk een uitgangsklem OUT verbonden en de aanvoerelektrode 10 (source) respectievelijk afvoerelektrode (drain) van transistor T2 is met de uitgangsklem OUT respectievelijk de tweede voedingsklem V2 verbonden.

De werking van de uitgangsbuffer in figuur 3 is als volgt: Signalen D1 en D2 zijn actieve signalen als deze "hoog" zijn, zoals bij 15 de werking van de schakeling in figuur 2 reeds is aangegeven. Het derde ingangssignaal ÖE, dat eveneens een actief signaal is als het "hoog" is, vervult een controle-funktie en geeft aan of de uitgangsbuffer in zwevende (tri-state) toestand (ÖË is dan "hoog") of niet-zwevende toestand (ÖË is dan "laag") moet 20 staan. De werking van de schakeling zal achtereenvolgens worden bekeken voor een "laag" respectievelijk "hoog" ingangssignaal ÖË.

Bij een "laag" ingangssignaal ÖË ontvangen de tweede ingangsklemmen van OF-poort P6 en P7 een "laag" signaal. Bij een "laag" signaal D2 en bij verandering van signaal D1 van "laag" naar 25 "hoog", zal de eerste ingangsklem van poort P1 een "hoog" signaal ontvangen, de uitgang van OF-poort P1 "hoog" worden en de eerste flipflop FF1 ingesteld (Set) worden. Na een instelvertraging van de eerste flip-flop FF1, zal de niet-geinverteerde uitgang Q respectievelijk geïnverteerde uitgang Q "hoog" respectievelijk “laag" zijn en 30 heeft flip-flop FF1 dus de informatie op ingangsklemmen D1 en D2 overgenomen. De uitgang van OF-poort P1 respectievelijk P2 blijft hierdoor “hoog" respectievelijk "laag". De uitgang van OF-poort P8 zal wegens een "hoog" signaal op zijn tweede ingangsklem "hoog" zijn, evenals de uitgang van inverterend element 11, waardoor de uitgang van 35 EN-poort P9 eveneens "hoog" is. De tweede flip-flop FF2 wordt hierdoor teruggezet (Reset), waardoor na een terugzet-vertraging van flip-flop FF2, uitgang Q "laag" wordt ingeval de uitgang Q vóór het .8800872 PHN 12.506 9 terugzetten "hoog" was of uitgang Q "laag" blijft ingeval de uitgang Q vóór het terugzetten "laag" was. De uitgang van niet-OF-poort P3 wordt hierdoor "hoog", waardoor de uitgang van niet-EN-poort P4 respectievelijk P5 "laag" respectievelijk "hoog" zal worden. De uitgang 5 van OF-poort P6 respectievelijk P7 zal hierdoor "laag" respectievelijk "hoog" worden, waardoor transistor T1 respectievelijk T2 zal geleiden respectievelijk zal sperren en de uitgangsklem OUT dientengevolge "hoog" is. Bij verandering van het signaal op ingangsklem D1 van "hoog" naar "laag* en bij een "laag" blijvend signaal op ingangsklem D2, blijft 10 uitgangsklem OUT "hoog" wegens de geheugenwerking van de eerste flipflop FF1.

Bij een "laag" signaal ÖE én Dl, maar bij verandering van signaal D2 van "laag" naar "hoog", zal de uitgang van OF-poort P1 tijdelijk "hoog* blijven en de uitgang van OF-poort P2 "hoog" 15 worden. Flip-flop FF1 wordt teruggezet (Reset) waardoor de uitgang Q respectievelijk 5 na een zekere terugzet-vertraging "laag" respectievelijk "hoog" wordt, en vervolgens de uitgang van OF-poort P1 "laag" wordt en de uitgang van OF-poort P2 "hoog" blijft. Wegens een "hoge* uitgang van zowel OF-poort P8 als inverterend element 11 zal de 20 uitgang van EN-poort P9 "hoog* worden en flip-flop FF2 teruggezet (Reset) worden of blijven, waardoor de uitgangsbuffer uit een eventuele zwevende toestand (tri-state) gebracht zal worden. De uitgang van niet-OF-poort P3 wordt of blijft "hoog", waardoor de uitgang van niet-EN-poort P4 respectievelijk P5 “hoog" respectievelijk “laag" zal worden. De 25 uitgang van OF-poort P6 respectievelijk P7 zal hierdoor "hoog" respectievelijk "laag" worden, waardoor transistor T1 respectievelijk T2 zal sperren respectievelijk geleiden en de uitgangsklem OUT hierdoor "laag" is. Bij verandering van het signaal op ingangsklem D2 blijft uitgangsklem OUT "laag" vanwege de geheugenwerking van de eerste flip-30 flop FF1.

Bij verandering van het signaal op ingangsklem ÖE van "laag" naar "hoog", wordt de flip-flop FF2 ingesteld (Set). Eveneens ontvangen de tweede ingangen van OF-poort P6 en P7 direkt een "hoog" signaal waardoor de uitgangen van P6 en P7 "hoog" worden en de 35 transistoren T1 én T2 gaan sperren (tri-state). Na een instel- vertragingstijd van de tweede flip-flop FF2 wordt de uitgang Q van flipflop FF2 "hoog" en zal de uitgang van niet-OF-poort P3 "laag" worden.

.8800872 4 PHN 12.506 10

Dit heeft tot gevolg dat de uitgangen van niet-EN-poort P4 en P5 "hoog" worden, waardoor de uitgangen van OF-poort P6 en P7 "hoog" blijven. Transistoren T1 en T2 blijven sperren (tri-state), wegens de geheugenwerking van flip-flop FF2. Zoals eerder al is aangegeven, zal de 5 uitgang van de uitgangsbuffer uit de zwevende toestand (tri-state) naar een logisch hoge respectievelijk logisch lage toestand gebracht worden bij het optreden van een "hoog" logisch actief signaal D1 of D2.

Ieder van de in figuur 3 weergegeven Set-Reset flip-flop-schakelingen FF1 en FF2 kan bijvoorbeeld uit 2 teruggekoppelde 10 inverterende elementen opgebouwd worden. Het zal voor de vakman duidelijk zijn, dat het geheugencircuit M ook met andere geheugenelementen dan Set-Reset flip-flop's gerealiseerd kan worden. De Set-Reset flip-flop's kunnen bijvoorbeeld door JK-flip-flop's vervangen worden zonder dat dit een verandering van de opbouw van de logische 15 uitgangsbuffer-schakeling vereist. De koppelingen aan de instel- (Set) en terugstelingang (Reset), van de tweede flip-flop FF2 kunnen zonder meer verwisseld worden, waarbij dan poort P3 niet met de niet-geinverteerde uitgang Q maar met de geïnverteerde uitgang Q verbonden moet worden. Het zal duidelijk zijn dat de genoemde PM0S-20 transistoren in de uitgangstrap 0 slechts als voorbeeld dienen. In principe kan de uitgangstrap uit een cascode-schakeling van 2 willekeurige transistoren opgebouwd worden (zowel bipolair als unipolair), waarbij dan wel rekening dient te worden gehouden met het geleidingstype van de gebruikte transistoren in verband met de vereiste 25 aansturing van de stuurelektrode van de betreffende transistor voor het geleiden casu quo sperren van deze transistor.

In figuur 4 is in detail een deel van de logische uitgangsbuffer uit figuur 3 weergegeven, zodat dezelfde verwijzingssymbolen worden gebruikt om dezelfde onderdelen aan te geven, 30 te weten poorten P1, P4 en P6. De poort P1 bevat 2 PMOS-transistoren T3 respectievelijk T4 en 2 NMOS-transistoren T5 respectievelijk T6. De poort P4 bevat een PMOS-transistor T7 en een NMOS-transistor T8 en poort P6 tenslotte bevat een PMOS-transistor T9. De schakeling in figuur 4 ontvangt vier ingangssignalen, te weten signaal OE dat de 35 geïnverteerde van signaal ÖË is en aan de uitgang van inverterend element 11 (zie figuur 3) ter beschikking staat, signaal 0Q dat afkomstig is van de uitgang Q van de eerste flip-flop FF1, ingangs- 8800872 i PHN 12.506 11 signaal D1 en een signaal OP3 dat afkomstig is van de uitgang van poort P3 (zie figuur 3). Het uitgangssignaal 0P6 van de schakeling wordt aan de stuurelektrode van transistor T1 aangeboden. De aanvoerelektroden (source's) van transistoren T3, T7 en T9 zijn aan elkaar en aan de 5 eerste voedingsklem V1 gekoppeld. De afvoerelektroden (drain's) van de transistoren T4, T5, T6, T7 en T9 zijn met elkaar en met de uitgangsklem van de schakeling verbonden, en de aanvoerelektroden (source's) van transistoren T5 en T6 zijn aan elkaar en aan de afvoerelektrode (drain) van transistor T8 gekoppeld. De aanvoerelektrode van transistor T8 is 10 met de tweede voedingsklem V2 verbonden, terwijl de afvoerelektrode (drain) van transistor T3 met de aanvoerelektrode (source) van transistor T4 is verbonden. Het ingangssignaal 0E is aan de stuurelektrode (gate) van transistor T9 gekoppeld, terwijl het ingangssignaal OQ respectievelijk D1 met de stuurelektroden (gate's) van 15 transistoren T3 én T5 respectievelijk transistoren T4 én T6 zijn verbonden. Het ingangssignaal 0P3 tenslotte is aan de stuurelektrode (gate) van transistor T8 gekoppeld.

De werking van de schakeling in figuur 4 is als volgt:

Als transistor T9 geleidt, dan is 0P6 "hoog", hetgeen ook het geval is 20 als de transistoren T5 en T6 en T8 geen geleidingspad vormen tussen de uitgangsklem van de schakeling en de tweede voedingsklem V2. Het signaal 0P6 wordt op de volgende manier met behulp van binaire logica uit de signalen 0E, OQ, D1 en OP3 samengesteld: 25 0P6 = OQ + D1 + ÖPÏ + ÖÊ

Dit resultaat voor signaal OP6 komt overeen met de bewerkingen die door de poorten P1, P4 en P6 worden uitgevoerd. Zoals in de figuur is aangegeven vergt de realisatie van de poorten Pi, P4 en P6 maar 7 30 transistoren. Dit aantal is beduidend kleiner dan nodig zou zijn voor de realisatie van de hierboven gegeven poort-elementen met standaard logische poorten, waarbij voor de realisatie van een OF-poort 6 transistoren (4 transistoren voor een niet-OF-poort plus 2 transistoren voor een inverterend element) en voor de realisatie van een niet-EN-35 poort 4 transistoren worden gebruikt. Voor de realisatie van 2 0F-poorten en één niet-EN-poort zou een totaal van 16 transistoren nodig zijn.

,8800872 PHN 12.506 12

De poorten P2, P5 en P7 kunnen op een gelijke wijze gerealiseerd worden als de poorten P1, P4 en P6f zoals is weergegeven in figuur 4, aangezien deze poorten dezelfde logische bewerkingen als de poorten P1, P4 en P6 uitvoeren. De aangegeven realisatie van de poorten 5 P2, P5 en P7 vergt dus eveneens slechts 7 transistoren. De poorten P1, P4 en P6 en P2, P5 en P7 hebben eveneens een kleinere schakelvertraging dan 3 standaard logische poortelementen.

In figuur 5 is een uitvoeringsvorm van een logische schakeling en een aantal parallelle logische uitgangsbuffers volgens de 10 uitvinding weergegeven. De uitvoeringsvorm in figuur 5 bevat 8 parallel functionerende Set-Reset flip-flop's FF11 tot en met FF18, 1 Set-Reset flip-flop FF21, 8 parallelle logische subschakelingen L11 tot en met L18, 8 parallelle logische uitgangstrappen 011 tot en met 018, een 0F-poort P88 met 16 ingangsklemmen, een inverterend element 111, een EN-15 poort P91 en een niet-OF-poort P31. Elk van de logische subschakelingen L11 tot en met L18 bevat de logische poorten P1, P2, P4, P5, P6 en P7 (zoals in figuur 3 is weergegeven) die op dezelfde wijze als in figuur 3 onderling met elkaar zijn verbonden. Elk van de logische uitgangstrappen 011 tot en met 018 is gelijk aan de logische uitgangstrap 0 zoals bij 20 figuur 3 is beschreven. De koppeling tussen Set-Reset flip-flop FF11 tot en met respectievelijk FF18 en logische subschakeling L11 tot en met respectievelijk L18 en tussen logische subschakeling 1,11 tot en met respectievelijk L18 en logische uitgangstrap 011 tot en met respectievelijk 018 vindt op dezelfde wijze plaats als in figuur 3 is 25 aangegeven. Ingangssignalen D11 en D21 tot en met respectievelijk D18 en D28 worden aan de flip-flop's FF11 tot en met respectievelijk F18 aangeboden en zijn elk aan een aparte ingang van 0F-poort P88 gekoppeld. De uitgang van OF-poort P88 is met een eerste ingangsklem van EN-poort P91, terwijl een controle-signaal ÖË via het 30 inverterend element 111 aan een tweede ingangsklem van EN-poort P91 is verbonden. Het controle-signaal ÖE respectievelijk de uitgang van EN-poort P91 is aan de Set-respectievelijk Reset-ingang van flipflop FF21 gekoppeld, terwijl het controle-signaal ÜE respectievelijk de niet-geinverteerde uitgang Q van flip-flop FF21 met 35 een eerste respectievelijk tweede ingangsklem van niet-OF-poort P31 is verbonden. Het controle-signaal ÜE en het uitgangssignaal van niet-OF-poort P31 wordt op dezelfde wijze als beschreven bij figuur 3 8800872 k PHN 12.506 13 aan ieder van de logische subschakelingen L11 tot en met L18 aangeboden.

De werking van de logische schakeling in figuur 5 komt nagenoeg overeen met de werking van de in figuur 3 weergegeven schakeling (zodat ook gedeeltelijk naar de beschrijving van de werking 5 van de schakeling in figuur 3 verwezen kan worden). De logische schakeling in figuur 5 bezit 8 parallelle paden voor het opslaan en eventueel doorgeven van ingangsdata aan de 8 uitgangen volgens het principe zoals is weergegeven bij de beschrijving van figuur 3. De logische schakeling in figuur 5 heeft echter maar één enkele flip-10 flop FF21 en drie logische poorten 111, P31 en P91 nodig voor het opslaan en verwerken van een controle-signaal ÖI, welk controle-signaal en verwerkt signaal gelijktijdig aan alle 8 logische subschakelingen L11, L12, ..., L18 wordt toegevoerd. Eenieder van de ingangssignalen D11 en D21 tot en met D18 en D28, waarbij de 15 ingangssignalen in een parallel pad bij voorkeur niet vertraagd zijn ten opzichte van de ingangssignalen in een ander parallel pad, wordt aan de ingang van een OF-poort P88 toegevoerd, opdat tijdens het optreden van een "hoog" signaal van ten minste één van bovengenoemde ingangssignalen een eventuele zwevende toestand (tri-state) van alle 20 uitgangstrappen, voor alle uitgangstrappen opgeheven wordt. Dit betekent dat niet ieder van de logische subschakelingen L11 tot en met L18 voor zich een flip-flop FF21 en een aantal logische poorten (111, P31 en P91) voor de besturing van de uitgangstrap 011 tot en met respectievelijk 018 nodig heeft, maar een dergelijk controle-circuit 25 slechts eenmaal benodigd is, hetgeen een besparing van het aantal benodigde componenten oplevert. Het zal voor de vakman duidelijk zijn, dat het bovengenoemde aantal van 8 parallelle data-paden slechts als voorbeeld dient, en dat dit aantal gezien in het licht van de uitvinding willekeurig mag zijn.

.8800872

Claims (12)

1. Geïntegreerde schakeling met logische schakelingen en ten minste een logische uitgangsbuffer, die de volgende deelschakelingen omvat: een geheugencircuit en een logische uitgangsschakeling, met het kenmerk, dat het geheugencircuit afzonderlijke in- en uitgangen heeft en 5 de deelschakelingen in de genoemde volgorde in cascade geschakeld zijn en het uitgangsniveau van het geheugencircuit altijd door het niveau op de uitgangsbufferingang is bepaald.

2. Geïntegreerde schakeling volgens conclusie 1 waarbij de logische uitgangsschakeling een cascade-schakeling is van een logische 10 subschakeling en een logische uitgangstrap, met het kenmerk, dat ingangen en verdere ingangen van de logische subschakeling direkt met respectievelijk ingangen en uitgangen van het geheugencircuit zijn verbonden.

3. Geïntegreerde schakeling volgens conclusie 2, met het 15 kenmerk, dat het geheugencircuit ten minste één flip-flop en de logische subschakeling tenminste een eerste en een tweede logische poort bevat, die een logische OF-funktie uitvoeren, en dat de geïnverteerde uitgang (Q) en de eerste ingang van de flip-flop elk met een ingang en een verdere ingang van de tweede logische poort en de niet-20 geïnverteerde uitgang (Q) en de tweede ingang van de flip-flop elk met een ingang en een verdere ingang van de eerste logische poort zijn verbonden.

4. Geïntegreerde schakeling volgens conclusie 3, met het kenmerk, dat het geheugencircuit een verdere flip-flop omvat, waarvan 25 een eerste ingang via logische poorten is gekoppeld aan data-ingangsklemmen, een tweede ingang is verbonden met een controle-ingangsklem en een uitgang is verbonden met een derde, een logische OF-funktie uitvoerende poort in de logische subschakeling, waarbij een verdere ingang van de derde logische poort is verbonden met de tweede 30 ingang van de verdere flip-flop.

5. Geïntegreerde schakeling volgens conclusie 3, met het kenmerk, dat de geïntegreerde schakeling verscheidene logische uitgangsbuffers bevat en dat in een verdere flip-flop is voorzien, waarvan een eerste ingang via logische poorten is gekoppeld aan data- 35 ingangsklemmen, een tweede ingang is verbonden met een controle- ingangsklem en een uitgang is verbonden met een derde, een logische OF-funktie uitvoerende poort in de logische subschakeling, waarbij een $800872 k PHN 12.506 15 verdere ingang van de derde logische poort is verbonden met de tweede ingang van de verdere flip-flop.

6. Geïntegreerde schakeling volgens conclusie 3, 4 of 5, met het kenmerk, dat de genoemde flip-flop's van het type Set-Reset 5 (SR) zijn en een eerste respectievelijk tweede ingang de terugstel-respectievelijk instelingang van een Set-Reset (SR) flip-flop is.

7. Geïntegreerde schakeling volgens conclusie 4, 5 of 6, met het kenmerk, dat alle data-ingangsklemmen via een vierde, een logische OF-funktie uitvoerende poort aan de terugstelingang van de 10 verdere flip-flop gekoppeld zijn.

8. Geïntegreerde schakeling volgens conclusie 7, met het kenmerk, dat de controle-ingangsklem via een eerste inverterend element respectievelijk de uitgang van de vierde OF-poort gekoppeld zijn aan een eerste respectievelijk tweede ingangsklem van een eerste EN-poort, 15 waarvan de uitgang is verbonden met de terugstelingang van de verdere flip-flop.

9. Geïntegreerde schakeling volgens conclusie 8, met het kenmerk, dat de vierde logische poort parallel geschakelde n-type transistoren bevat waarvan de afzonderlijke stuurelektroden met de 20 afzonderlijke data-ingangsklemmen zijn verbonden en de eerste EN-poort een enkele n-type transistor bevat waarvan de stuurelektrode met de uitgang van het eerste inverterend element is verbonden, de aanvoerelektroden van de parallel geschakelde transistoren aan de afvoerelektrode van de enkele transistor zijn gekoppeld, de 25 aanvoerelektrode van de enkele transistor met de tweede voedingsklem, en de afvoerelektroden van de parallel geschakelde transistoren aan de uitgang van de verdere flip-flop zijn gekoppeld.

10. Geïntegreerde schakeling volgens conclusie 8 of 9, met het kenmerk, dat de logische subschakeling verder een eerste en tweede 30 niet-EN-poort, een vijfde en zesde OF-poort en een tweede inverterend element bevat, waarbij de uitgang van de derde OF-poort via het tweede inverterend element aan een tweede ingangsklem van de eerste én tweede niet-EN-poort is gekoppeld, en de uitgang van de eerste respectievelijk tweede OF-poort met de eerste ingangsklem van de eerste respectievelijk 35 tweede niet-EN-poort is verbonden, waarvan de uitgangsklemmen met de eerste ingangsklemmen van de vijfde respectievelijk zesde OF-poort zijn verbonden, waarvan de tweede ingangsklemmen met de controle-ingangsklem .8800872 PHN 12.506 16 zijn verbonden.

11. Geïntegreerde schakeling volgens conclusie 10, met het kenmerk, dat de eerste OF-poort een eerste en tweede p-type en een eerste en tweede n-type transistor bevat, de eerste niet-EN-poort een 5 derde p-type en een derde n-type transistor en de vijfde OF-poort een vierde p-type transistor bevat, waarbij de aanvoerelektroden van de eerste, derde en vierde p-type transistor met elkaar en met de eerste voedingsklem zijn verbonden, de afvoerelektroden van de tweede, derde en vierde p-type transistor én de eerste en tweede n-type transistor met 10 elkaar zijn verbonden en de uitgang van de vijfde OF-poort vormen, de aanvoerelektroden van de eerste en tweede n-type transistor met elkaar en met de afvoerelektrode van de derde n-type transistor zijn verbonden, waarvan de aanvoerelektrode met de tweede voedingsklem is verbonden, waarbij de afvoerelektrode van de eerste p-type transistor met de 15 aanvoerelektrode van de tweede p-type transistor is verbonden, de niet-geinverteerde uitgang van de eerste flip-flop is verbonden met de stuurelektroden van de eerste p-type en eerste n-type transistor, de uitgang van het eerste inverterende element is verbonden met de stuurelektrode van de vierde p-type transistor, de eerste data-20 ingangsklem van de logische schakeling is verbonden met de stuurelektroden van de tweede p-type en tweede n-type transistor en de uitgang van de derde OF-poort gekoppeld is aan de stuurelektroden van de derde p-type en derde n-type transistor.

12. Geïntegreerde schakeling volgens conclusie 9 of 11, met 25 het kenmerk, dat een n-type transistor hetzij een n-kanaal veld-effekt transistor hetzij een bipolaire npn-transistor is en een p-type transistor hetzij een p-kanaal veld-effekt transistor hetzij een bipolaire pnp-transistor is. ,8800872