JP2853807B2 - 集積回路 - Google Patents
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- JP2853807B2 JP2853807B2 JP1081646A JP8164689A JP2853807B2 JP 2853807 B2 JP2853807 B2 JP 2853807B2 JP 1081646 A JP1081646 A JP 1081646A JP 8164689 A JP8164689 A JP 8164689A JP 2853807 B2 JP2853807 B2 JP 2853807B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/106—Data output latches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、論理データ信号を生成する機能部分（func
tion section）と；該論理データ信号が供給されるメモ
リ回路と；メモリ回路出力に接続されているところの、
上記メモリ回路から出力信号を受信し、この出力信号を
送出するための論理出力回路と；を有して成る集積回路
に関する。
tion section）と；該論理データ信号が供給されるメモ
リ回路と；メモリ回路出力に接続されているところの、
上記メモリ回路から出力信号を受信し、この出力信号を
送出するための論理出力回路と；を有して成る集積回路
に関する。
上述のタイプの回路は、1986年10月に刊行されたIEEE
Journal of Solid−State Circuits誌のVol.SC−21,N
o.5所載のFlannaganその他による“Two 13−ns 64 KCMO
S SRAM's with very low active power and improved a
synchronous circuit techniques"（非常に低い動作電
力と改良された非同期回路技術とを持つ２個の13−ns 6
4 K CMOS SRAM）という文献から、更に特定して云えば
その第11図から既知である。そのメモリ回路はお互いに
接続された入力と出力を有するラッチ素子（LATCH elem
ent）を具え、かつ論理出力回路は複数の反転素子と３
個の出力トランジスタを具えている。
Journal of Solid−State Circuits誌のVol.SC−21,N
o.5所載のFlannaganその他による“Two 13−ns 64 KCMO
S SRAM's with very low active power and improved a
synchronous circuit techniques"（非常に低い動作電
力と改良された非同期回路技術とを持つ２個の13−ns 6
4 K CMOS SRAM）という文献から、更に特定して云えば
その第11図から既知である。そのメモリ回路はお互いに
接続された入力と出力を有するラッチ素子（LATCH elem
ent）を具え、かつ論理出力回路は複数の反転素子と３
個の出力トランジスタを具えている。
参照された論文では、論理低制御信号（logic−low c
ontrol signal）▲▼の間で各信号DATAと
▲▼を引き継ぐ（take over）のために、LATCH
素子が使用され、例えば隣接信号導通ラインからの漏話
により生起したか、あるいは電源電力の妨害により生起
した妨害効果を減少するために低い出力インピーダンス
を持つこれらの信号を論理出力回路に印加するようにな
っている。信号のシーケンスで新しい各信号DATAと▲
▼が出力バッファに印加される前に、入力ライン
はトランジスタと論理高（logjc−high）▲
▼制御信号を用いて論理低レベル（logic−low leve
l）にラッチされ、従ってLATCH素子は不完全な信号情報
を引き継がず、かつこの記事では記載されていないメモ
リ部分で時間の関数としてDATAと▲▼信号の展
開のプロセスの後でこの情報は引き継がれないであろ
う。この目的のために▲▼信号及び▲
▼信号の正確な同期が要求される。というの
は、さもなければLATCH素子は論理高▲▼
制御信号でスイッチオンされ、その結果として入力ライ
ンの１つは論理高レベルに引っ張られるからである。そ
のような状態は望ましくない電力消費を惹起する。上記
のことが起こらない確かさは▲▼と▲
▼をオーバーラップさせないことにより得ら
れるが、しかしそれは遅延を生じよう。このように、時
間の関数としての正確な同調が▲▼監視信
号と▲▼制御信号との間に要求される。
新しい読み取り期間の初めで（一方、▲
▼と▲▼は論理高である）DATAと
信号の信号遷移の期間に対して論理低ラッチの入力ライ
ンの間のトランジスタM14,M15及びM16のブロッキングの
ために、出力DATA OUTは３状態モード（tri−state mod
e）である。約５ボルトの電源電圧によって、トランジ
スタM14,M15およびM16のブロッキング状態の期間に対し
てトランジスタ・トランジスタ論理（TTL）回路（第１
電源端子の負荷抵抗値は第２電源端子のものの約２倍ほ
ど大きい）によって負荷される場合に、論理出力バッフ
ァの出力における電圧は約1.7ボルトの値に達しよう。
このことは連続読み取り期間の間に一定のままであるDA
TAと信号により論理出力バッファの出力におけ
る電圧が論理高あるいは論理低にとどまらず、出力バッ
ファの３状態モードにかかわらず約1.7ボルトのレベル
にセットされることを意味している。これらのレベル変
動はそれらが集積回路の任意の隣接信号ラインに漏話の
源を形成するから望ましくないものである。
ontrol signal）▲▼の間で各信号DATAと
▲▼を引き継ぐ（take over）のために、LATCH
素子が使用され、例えば隣接信号導通ラインからの漏話
により生起したか、あるいは電源電力の妨害により生起
した妨害効果を減少するために低い出力インピーダンス
を持つこれらの信号を論理出力回路に印加するようにな
っている。信号のシーケンスで新しい各信号DATAと▲
▼が出力バッファに印加される前に、入力ライン
はトランジスタと論理高（logjc−high）▲
▼制御信号を用いて論理低レベル（logic−low leve
l）にラッチされ、従ってLATCH素子は不完全な信号情報
を引き継がず、かつこの記事では記載されていないメモ
リ部分で時間の関数としてDATAと▲▼信号の展
開のプロセスの後でこの情報は引き継がれないであろ
う。この目的のために▲▼信号及び▲
▼信号の正確な同期が要求される。というの
は、さもなければLATCH素子は論理高▲▼
制御信号でスイッチオンされ、その結果として入力ライ
ンの１つは論理高レベルに引っ張られるからである。そ
のような状態は望ましくない電力消費を惹起する。上記
のことが起こらない確かさは▲▼と▲
▼をオーバーラップさせないことにより得ら
れるが、しかしそれは遅延を生じよう。このように、時
間の関数としての正確な同調が▲▼監視信
号と▲▼制御信号との間に要求される。
新しい読み取り期間の初めで（一方、▲
▼と▲▼は論理高である）DATAと
信号の信号遷移の期間に対して論理低ラッチの入力ライ
ンの間のトランジスタM14,M15及びM16のブロッキングの
ために、出力DATA OUTは３状態モード（tri−state mod
e）である。約５ボルトの電源電圧によって、トランジ
スタM14,M15およびM16のブロッキング状態の期間に対し
てトランジスタ・トランジスタ論理（TTL）回路（第１
電源端子の負荷抵抗値は第２電源端子のものの約２倍ほ
ど大きい）によって負荷される場合に、論理出力バッフ
ァの出力における電圧は約1.7ボルトの値に達しよう。
このことは連続読み取り期間の間に一定のままであるDA
TAと信号により論理出力バッファの出力におけ
る電圧が論理高あるいは論理低にとどまらず、出力バッ
ファの３状態モードにかかわらず約1.7ボルトのレベル
にセットされることを意味している。これらのレベル変
動はそれらが集積回路の任意の隣接信号ラインに漏話の
源を形成するから望ましくないものである。
本発明の目的は機能部分から発生するデータ信号のシ
ーケンスの間に出力回路が３状態でなく、かつ機能部分
から発生する制御信号あるいは監視信号がクリチカルな
超過時間（over time）を持たず、かつメモリ回路と論
理出力回路がそれにもかかわらず急速なスイッチング作
用を示す集積回路を与えることである。
ーケンスの間に出力回路が３状態でなく、かつ機能部分
から発生する制御信号あるいは監視信号がクリチカルな
超過時間（over time）を持たず、かつメモリ回路と論
理出力回路がそれにもかかわらず急速なスイッチング作
用を示す集積回路を与えることである。
この目的のために、本発明による集積回路では、上記
メモリ回路が、上記論理データ信号のうちのそれぞれ１
つが供給される２個の入力を持つところの１個のフリッ
プフロップ回路と；第１の対称論理機能サブ回路（symm
etric logic function sub−circuit）及び第２の対称
論理機能サブ回路と；を含み、それらの対称論理機能サ
ブ回路の各々は、フリップフロップ回路の上記入力のそ
れぞれ１つに結合する入力と；フリップフロップ回路の
対応する出力と；を持ち、それによって、上記それぞれ
の論理データ信号により定めることができるものであり
且つ続いて該論理データ信号をフリップフロップ回路内
に記憶することにより保持されるところの、出力信号を
ほぼ瞬間的に生成することを特徴とする。メモリ回路の
出力がメモリ回路の入力によって常に決定され、従って
制御信号あるいは監視信号がメモリ回路の動作に要求さ
れないと言うことでそのような集積回路は有利である。
それ故、論理出力バッファの出力は新しい各データ入力
信号に対して３状態モードにもたらされる必要はない。
３状態周力が論理出力おのおのの新しいデータ信号の伝
達の間で回避されるから、従って出力は常に規定されよ
う。それ故、不必要な充電電流あるいは放電電流は起こ
らず、従って漏話が任意の隣接信号運搬ライン（adjace
nt signal−conveying line）に起こることは不可能で
あろう。さらに、出力に接続された容量性負荷により、
不必要なその充電あるいは放電による時間遅延は回避さ
れよう。時間の関数としてお互いにクリチカルに決定さ
れた制御信号あるいは監視信号が無いことにより、回路
の最大速度が達成できる。その上、メモリ回路の入力へ
の並列リンクは集積回路の高速スイッチング動作を必然
的に伴う。と言うのは、並列リンクは印加された信号の
受け入れのための縦続メモリ素子の固有の時間遅延を回
避しているからである。
メモリ回路が、上記論理データ信号のうちのそれぞれ１
つが供給される２個の入力を持つところの１個のフリッ
プフロップ回路と；第１の対称論理機能サブ回路（symm
etric logic function sub−circuit）及び第２の対称
論理機能サブ回路と；を含み、それらの対称論理機能サ
ブ回路の各々は、フリップフロップ回路の上記入力のそ
れぞれ１つに結合する入力と；フリップフロップ回路の
対応する出力と；を持ち、それによって、上記それぞれ
の論理データ信号により定めることができるものであり
且つ続いて該論理データ信号をフリップフロップ回路内
に記憶することにより保持されるところの、出力信号を
ほぼ瞬間的に生成することを特徴とする。メモリ回路の
出力がメモリ回路の入力によって常に決定され、従って
制御信号あるいは監視信号がメモリ回路の動作に要求さ
れないと言うことでそのような集積回路は有利である。
それ故、論理出力バッファの出力は新しい各データ入力
信号に対して３状態モードにもたらされる必要はない。
３状態周力が論理出力おのおのの新しいデータ信号の伝
達の間で回避されるから、従って出力は常に規定されよ
う。それ故、不必要な充電電流あるいは放電電流は起こ
らず、従って漏話が任意の隣接信号運搬ライン（adjace
nt signal−conveying line）に起こることは不可能で
あろう。さらに、出力に接続された容量性負荷により、
不必要なその充電あるいは放電による時間遅延は回避さ
れよう。時間の関数としてお互いにクリチカルに決定さ
れた制御信号あるいは監視信号が無いことにより、回路
の最大速度が達成できる。その上、メモリ回路の入力へ
の並列リンクは集積回路の高速スイッチング動作を必然
的に伴う。と言うのは、並列リンクは印加された信号の
受け入れのための縦続メモリ素子の固有の時間遅延を回
避しているからである。
メモリ回路の入力と出力が論理出力回路の部分を形成
する対称論理機能を持つ論理サブ回路を介して論理出力
回路の残りの部分に接続される。実際には、論理出力回
路は機能部分から発生するデータ信号とメモリ回路の出
力の信号の双方に直接応答し、メモリ回路の出力のこの
信号はデータ信号に応じてメモリ回路の固有時間遅延の
後で利用可能であろう。
する対称論理機能を持つ論理サブ回路を介して論理出力
回路の残りの部分に接続される。実際には、論理出力回
路は機能部分から発生するデータ信号とメモリ回路の出
力の信号の双方に直接応答し、メモリ回路の出力のこの
信号はデータ信号に応じてメモリ回路の固有時間遅延の
後で利用可能であろう。
メモリ回路が少なくとも１つのフリップフロップ回路
を具え、論理サブ回路は論理和（OR）機能を実行する少
なくとも第１および第２論理ゲートを具え、反転出力
（）とフリップフロップ回路の第１入力はおのおの第
２論理ゲートの入力とその別の入力に接続され、かつ非
反転出力（Ｑ）とフリップフロップ回路の第２入力が各
々第１論理ゲートの入力とその別の入力に接続されてい
る。フリップフロップ回路の入力信号と出力信号の結合
は例えば論理和（OR）ゲートあるいは否定積（NAND）ゲ
ート（反転した入力信号を受信する）により実行され
る。
を具え、論理サブ回路は論理和（OR）機能を実行する少
なくとも第１および第２論理ゲートを具え、反転出力
（）とフリップフロップ回路の第１入力はおのおの第
２論理ゲートの入力とその別の入力に接続され、かつ非
反転出力（Ｑ）とフリップフロップ回路の第２入力が各
々第１論理ゲートの入力とその別の入力に接続されてい
る。フリップフロップ回路の入力信号と出力信号の結合
は例えば論理和（OR）ゲートあるいは否定積（NAND）ゲ
ート（反転した入力信号を受信する）により実行され
る。
本発明による好適な一実施例では、上記メモリ回路は
もう１つ別のフリップフロップ回路を有し、その第１の
入力が論理ゲートを介してデータ入力端子に結合され、
その第２の入力が監視用の入力端子に接続され、その出
力が論理サブ回路内の論理和（OR）機能を持つ第３の論
理ゲートに接続されており、更に、該第３の論理ゲート
のもう１つの入力が、上記もう１つ別のフリップフロッ
プ回路の第２の入力に接続されていることを特徴とす
る。別のフリップフロップ回路は出力バッファの出力が
３安定であるかあるいは３安定でないかどうかを表示す
る監視信号を蓄積するために使用されている。３状態モ
ードへの遷移は直接決定され、かつ特定論理レベルの監
視信号のみにより決定されている。しかし、３状態モー
ドから離れることは監視信号の別の論理レベルの生起に
おいてデータ入力端子の信号から導かれた信号を用いて
実現される。それ故、非常に正確な超過時間で決定され
る余分な監視信号は全く必要としない。
もう１つ別のフリップフロップ回路を有し、その第１の
入力が論理ゲートを介してデータ入力端子に結合され、
その第２の入力が監視用の入力端子に接続され、その出
力が論理サブ回路内の論理和（OR）機能を持つ第３の論
理ゲートに接続されており、更に、該第３の論理ゲート
のもう１つの入力が、上記もう１つ別のフリップフロッ
プ回路の第２の入力に接続されていることを特徴とす
る。別のフリップフロップ回路は出力バッファの出力が
３安定であるかあるいは３安定でないかどうかを表示す
る監視信号を蓄積するために使用されている。３状態モ
ードへの遷移は直接決定され、かつ特定論理レベルの監
視信号のみにより決定されている。しかし、３状態モー
ドから離れることは監視信号の別の論理レベルの生起に
おいてデータ入力端子の信号から導かれた信号を用いて
実現される。それ故、非常に正確な超過時間で決定され
る余分な監視信号は全く必要としない。
図面に表された実施例を参照して本発明をさらに詳し
く説明する。
く説明する。
第１図は本発明による論理出力バッファを示してい
る。この出力バッファはＮ個の入力信号D1からDNを受信
し、かつメモリ回路Ｍ、論理サブ回路Ｌおよび論理出力
段Ｏを具えている。メモリ回路Ｍは少なくとも２個の入
力端子と少なくとも２個の出力端子を有している。論理
サブ回路Ｌは少なくとも２個の論理ゲートを有し、その
入力はメモリ回路Ｍの入力端子と出力端子に接続されて
いる。少なくとも２個の出力トランジスタを具える出力
段Ｏは論理サブ回路Ｌの２個の出力端子に接続されてい
る。
る。この出力バッファはＮ個の入力信号D1からDNを受信
し、かつメモリ回路Ｍ、論理サブ回路Ｌおよび論理出力
段Ｏを具えている。メモリ回路Ｍは少なくとも２個の入
力端子と少なくとも２個の出力端子を有している。論理
サブ回路Ｌは少なくとも２個の論理ゲートを有し、その
入力はメモリ回路Ｍの入力端子と出力端子に接続されて
いる。少なくとも２個の出力トランジスタを具える出力
段Ｏは論理サブ回路Ｌの２個の出力端子に接続されてい
る。
さらに説明すると、それぞれ論理低あるいは論理高で
ある信号はそれぞれ「低」あるいは「高」として参照さ
れ、かつｎ型トランジスタあるいはｐ型トランジスタと
してｎチャネル電界効果トランジスタあるいはバイポー
ラnpnトランジスタと、ｐチャネル電界効果トランジス
タあるいはバイポーラpnpトランジスタが使用されてい
る。
ある信号はそれぞれ「低」あるいは「高」として参照さ
れ、かつｎ型トランジスタあるいはｐ型トランジスタと
してｎチャネル電界効果トランジスタあるいはバイポー
ラnpnトランジスタと、ｐチャネル電界効果トランジス
タあるいはバイポーラpnpトランジスタが使用されてい
る。
第１の出力バッファの動作は以下のようになってい
る： メモリ回路Ｍは入力端子においてＮ個の論理信号D1から
DNを受信し、この信号はメモリ回路Ｍに蓄積され、同様
に並列リンクを介して論理サブ回路Ｌに伝達される。メ
モリ回路Ｍの出力信号は論理サブ回路Ｌに伝達される。
メモリ回路Ｍは信号D1からDNの論理レベル（例えば論理
高）を蓄積するために使用され、従って信号D1からDNの
任意の短時間論理活性レベル（brief logic active lev
el ）が保留される。メモリ回路Ｍは信号D1からDNの論
理活性レベルの引き継ぎと伝達のための固有の時間遅延
を具え、従って遅延された後でメモリ回路Ｍの入力端子
での論理変化は出力端子に伝達されよう。論理サブ回路
Ｌへの信号D1からDNの直接並列リンクの結果として、こ
れらの信号の変化は遅延されることなく論理サブ回路Ｌ
に伝達されよう。論理ゲートP1からPNは信号D1からDNな
らびにメモリ回路Ｍの出力信号をサブ回路Ｌの任意の別
の論理に伝達する。サブ回路Ｌの出力信号は最終的に論
理出力段Ｏを制御し、これは負荷が持続される端子に
「高」あるいは「低」あるいは３状態レベルを供給でき
る。
る： メモリ回路Ｍは入力端子においてＮ個の論理信号D1から
DNを受信し、この信号はメモリ回路Ｍに蓄積され、同様
に並列リンクを介して論理サブ回路Ｌに伝達される。メ
モリ回路Ｍの出力信号は論理サブ回路Ｌに伝達される。
メモリ回路Ｍは信号D1からDNの論理レベル（例えば論理
高）を蓄積するために使用され、従って信号D1からDNの
任意の短時間論理活性レベル（brief logic active lev
el ）が保留される。メモリ回路Ｍは信号D1からDNの論
理活性レベルの引き継ぎと伝達のための固有の時間遅延
を具え、従って遅延された後でメモリ回路Ｍの入力端子
での論理変化は出力端子に伝達されよう。論理サブ回路
Ｌへの信号D1からDNの直接並列リンクの結果として、こ
れらの信号の変化は遅延されることなく論理サブ回路Ｌ
に伝達されよう。論理ゲートP1からPNは信号D1からDNな
らびにメモリ回路Ｍの出力信号をサブ回路Ｌの任意の別
の論理に伝達する。サブ回路Ｌの出力信号は最終的に論
理出力段Ｏを制御し、これは負荷が持続される端子に
「高」あるいは「低」あるいは３状態レベルを供給でき
る。
第２図に示されている本発明による論理出力バッファ
の一実施例は第１図のものに対応し、同じ参照記号が同
じ構成要素を示すのに使用されている。メモリ回路Ｍは
反転出力（）と非反転出力（Ｑ）を持つセット・リセ
ット（SR）フリップフロップ回路を具え、フリップフロ
ップ回路のセット入力とリセット入力はそれぞれ信号D1
とD2を受信する。論理サブ回路Ｌは２個のORゲートP1と
P2を具えている。
の一実施例は第１図のものに対応し、同じ参照記号が同
じ構成要素を示すのに使用されている。メモリ回路Ｍは
反転出力（）と非反転出力（Ｑ）を持つセット・リセ
ット（SR）フリップフロップ回路を具え、フリップフロ
ップ回路のセット入力とリセット入力はそれぞれ信号D1
とD2を受信する。論理サブ回路Ｌは２個のORゲートP1と
P2を具えている。
第２論理出力バッファの動作は以下のようになってい
る： 信号D1とD2はそれらが「高」である場合に活性信号であ
る。すなわちD1が「高」かつD2が「低」であるかあるい
はD1が「低」かつD2が「高」である場合であり、出力段
の出力端子はそれぞれ「高」あるいは「低」あるいは
「高」であり、そしてD1とD2が「低」である場合、出力
端子におけるレベルは不変のままである。「高」信号D1
とD2の同時生起は回避されるべきであり、その理由はそ
れが何の論理的意味を有さずかつセット・リセットフリ
ップフロップ回路の正しい動作に不適当であるからであ
る。「高」信号D1が存在すると（この場合、D2は「低」
である）セット・リセットフリップフロップ回路はセッ
トされる。このセッティングはある遅延時間の後で実行
され、従って特定の遅延時間の後でのみ出力Ｑあるいは
はそれぞれ「高」あるいは「低」になろう。「高」信
号D1がORゲートP1に直接に印加されるから、それは遅延
しない高信号D1を受信し、かつその出力は「高」信号を
論理サブ回路Ｌの別の各論理に伝達する。フリップフロ
ップ回路の上記のセッティング遅延の後、出力Ｑあるい
ははそれぞれ「高」あるいは「低」となり、かつORゲ
ートP1の出力は「高」であり、これはもはや信号D1の論
理値に依存しない。このことはセット・リセットフリッ
プフロップ回路が信号D1から「高」レベルを引き継ぎ、
かつ論理サブ回路Ｌがフリップフロップ回路により駆動
され続けることを意味する。高信号D2が存在する場合、
セット・リセットフリップフロップ回路はリセットされ
よう。このリセッティングはまたある遅延時間が経過し
た後でのみ実現され、従って反転出力信号あるいは非
反転出力Ｑ信号はそれぞれリセット入力（Ｒ）信号にか
かわる遅延の後で「高」あるいは「低」となろう。
「高」信号D2がORゲートP2に直接印加されると言う事実
のために、それは遅延しない「高」信号D2を受信し、か
つその出力は「高」信号を論理サブ回路Ｌの追加の各論
理に伝達しよう。フリップフロップ回路の上記の遅延の
後で、出力あるいはＱはそれぞれ「高」あるいは
「低」となり、かつORゲートP2は同様に信号D2の論理値
にかかわらず高出力信号を供給し続ける。このことは回
路Ｌがフリップフロップ回路により静止状態に保たれる
ことを意味している。
る： 信号D1とD2はそれらが「高」である場合に活性信号であ
る。すなわちD1が「高」かつD2が「低」であるかあるい
はD1が「低」かつD2が「高」である場合であり、出力段
の出力端子はそれぞれ「高」あるいは「低」あるいは
「高」であり、そしてD1とD2が「低」である場合、出力
端子におけるレベルは不変のままである。「高」信号D1
とD2の同時生起は回避されるべきであり、その理由はそ
れが何の論理的意味を有さずかつセット・リセットフリ
ップフロップ回路の正しい動作に不適当であるからであ
る。「高」信号D1が存在すると（この場合、D2は「低」
である）セット・リセットフリップフロップ回路はセッ
トされる。このセッティングはある遅延時間の後で実行
され、従って特定の遅延時間の後でのみ出力Ｑあるいは
はそれぞれ「高」あるいは「低」になろう。「高」信
号D1がORゲートP1に直接に印加されるから、それは遅延
しない高信号D1を受信し、かつその出力は「高」信号を
論理サブ回路Ｌの別の各論理に伝達する。フリップフロ
ップ回路の上記のセッティング遅延の後、出力Ｑあるい
ははそれぞれ「高」あるいは「低」となり、かつORゲ
ートP1の出力は「高」であり、これはもはや信号D1の論
理値に依存しない。このことはセット・リセットフリッ
プフロップ回路が信号D1から「高」レベルを引き継ぎ、
かつ論理サブ回路Ｌがフリップフロップ回路により駆動
され続けることを意味する。高信号D2が存在する場合、
セット・リセットフリップフロップ回路はリセットされ
よう。このリセッティングはまたある遅延時間が経過し
た後でのみ実現され、従って反転出力信号あるいは非
反転出力Ｑ信号はそれぞれリセット入力（Ｒ）信号にか
かわる遅延の後で「高」あるいは「低」となろう。
「高」信号D2がORゲートP2に直接印加されると言う事実
のために、それは遅延しない「高」信号D2を受信し、か
つその出力は「高」信号を論理サブ回路Ｌの追加の各論
理に伝達しよう。フリップフロップ回路の上記の遅延の
後で、出力あるいはＱはそれぞれ「高」あるいは
「低」となり、かつORゲートP2は同様に信号D2の論理値
にかかわらず高出力信号を供給し続ける。このことは回
路Ｌがフリップフロップ回路により静止状態に保たれる
ことを意味している。
第３図に示されている本発明による論理出力バッファ
の好ましい実施例はまた第１図のものに対応し、従って
同じ参照記号は同じ構成要素の表示に使用されており、
メモリ回路Ｍは第１および第２セット・リセットフリッ
プフロップ回路FF1,FF2をそれぞれ具え、論理サブ回路
Ｌは４個のORゲートP1,P2,P6,P7、単一不定和（NOR）ゲ
ートP3および２個のNANDゲートP4とP5を含み、出力段Ｏ
は２個のPMOSトランジスタT1とT2を含み、そして出力バ
ッファは３個の入力端子を有し、その入力端子に各入力
信号D1,D2および▲▼が存在している。入力信号D1,
D2および▲▼が印加されている出力バッファ入力と
第２フリップフロップ回路FF2のリセット（Ｒ）入力と
の間にORゲートP8、論理積（AND）ゲートP9および反転
素子11が挿入されている。各入力信号D1とD2は第１フリ
ップフロップ回路FF1のセット入力とリセット入力（Ｓ
とＲそれぞれに）、およびORゲートP1とP2の各第１入力
と第２入力とに直接印加されている。第１フリップフロ
ップ回路FF1の非反転出力Ｑと反転出力はORゲートP1
とP2の第２入力と第１入力にそれぞれ接続されている。
第１および第２出力バッファ入力端子は同様にORゲート
P8の第１および第２入力端子にそれぞれ接続され、その
出力はANDゲートP9の第２入力端子に接続されている。
監視信号OEが印加されている第３出力バッファ入力端子
は反転素子11の入力端子、第２フリップフロップ回路FF
2のセット入力（Ｓ）、NORゲートP3の第１入力端子、OR
ゲートP6の第２入力端子およびORゲートP7の第２入力端
子にこの順序で結合されている。反転素子11の出力はAN
DゲートP9の第１入力端子に接続され、その出力は第２
フリップフロップ回路FF2のリセット入力（Ｒ）に結合
されている。フリップフロップ回路FF2の非反転出力Ｑ
はNORゲートP3の第２入力端子に接続され、その出力はN
ORゲートP4とP5の第２入力端子に結合されている。論理
動作の観点からNORゲートP3の機能はORゲートと反転素
子の縦続配列の機能と同じである。ORゲートP1,P2の各
出力はNANDゲートP4とP5の各第１入力端子に接続されて
いる。NANDゲートP4とP5の各出力はORゲートP6とP7の各
第１入力端子に接続されている。ORゲートP6とP7の各出
力はトランジスタT1とT2Tの各ゲート電極に結合されて
いる。トランジスタT1のソースとドレインは第１電源端
子V1と出力端子OUTにこの順序で接続され、そしてトラ
ンジスタT2のソースとドレインは出力端子OUTと第２電
源端子V2にこの順序で接続されている。
の好ましい実施例はまた第１図のものに対応し、従って
同じ参照記号は同じ構成要素の表示に使用されており、
メモリ回路Ｍは第１および第２セット・リセットフリッ
プフロップ回路FF1,FF2をそれぞれ具え、論理サブ回路
Ｌは４個のORゲートP1,P2,P6,P7、単一不定和（NOR）ゲ
ートP3および２個のNANDゲートP4とP5を含み、出力段Ｏ
は２個のPMOSトランジスタT1とT2を含み、そして出力バ
ッファは３個の入力端子を有し、その入力端子に各入力
信号D1,D2および▲▼が存在している。入力信号D1,
D2および▲▼が印加されている出力バッファ入力と
第２フリップフロップ回路FF2のリセット（Ｒ）入力と
の間にORゲートP8、論理積（AND）ゲートP9および反転
素子11が挿入されている。各入力信号D1とD2は第１フリ
ップフロップ回路FF1のセット入力とリセット入力（Ｓ
とＲそれぞれに）、およびORゲートP1とP2の各第１入力
と第２入力とに直接印加されている。第１フリップフロ
ップ回路FF1の非反転出力Ｑと反転出力はORゲートP1
とP2の第２入力と第１入力にそれぞれ接続されている。
第１および第２出力バッファ入力端子は同様にORゲート
P8の第１および第２入力端子にそれぞれ接続され、その
出力はANDゲートP9の第２入力端子に接続されている。
監視信号OEが印加されている第３出力バッファ入力端子
は反転素子11の入力端子、第２フリップフロップ回路FF
2のセット入力（Ｓ）、NORゲートP3の第１入力端子、OR
ゲートP6の第２入力端子およびORゲートP7の第２入力端
子にこの順序で結合されている。反転素子11の出力はAN
DゲートP9の第１入力端子に接続され、その出力は第２
フリップフロップ回路FF2のリセット入力（Ｒ）に結合
されている。フリップフロップ回路FF2の非反転出力Ｑ
はNORゲートP3の第２入力端子に接続され、その出力はN
ORゲートP4とP5の第２入力端子に結合されている。論理
動作の観点からNORゲートP3の機能はORゲートと反転素
子の縦続配列の機能と同じである。ORゲートP1,P2の各
出力はNANDゲートP4とP5の各第１入力端子に接続されて
いる。NANDゲートP4とP5の各出力はORゲートP6とP7の各
第１入力端子に接続されている。ORゲートP6とP7の各出
力はトランジスタT1とT2Tの各ゲート電極に結合されて
いる。トランジスタT1のソースとドレインは第１電源端
子V1と出力端子OUTにこの順序で接続され、そしてトラ
ンジスタT2のソースとドレインは出力端子OUTと第２電
源端子V2にこの順序で接続されている。
第３図の出力バッファの動作は以下のようになってい
る：信号D1とD2は第２図の回路動作に関連して既に説明
されてきたように、それらが「高」信号の活性信号であ
る。それが高い場合にこれまた活性信号である第３入力
信号▲▼は監視機能を実行し、かつ出力バッファが
３状態である（その時▲▼は「高」）かあるいは３
状態でない（その時▲▼は「低」）かを表示する。
回路の動作は「低」および「高」入力信号▲▼のお
のおのについてさらに論議されよう。
る：信号D1とD2は第２図の回路動作に関連して既に説明
されてきたように、それらが「高」信号の活性信号であ
る。それが高い場合にこれまた活性信号である第３入力
信号▲▼は監視機能を実行し、かつ出力バッファが
３状態である（その時▲▼は「高」）かあるいは３
状態でない（その時▲▼は「低」）かを表示する。
回路の動作は「低」および「高」入力信号▲▼のお
のおのについてさらに論議されよう。
「低」入力信号▲▼が存在する場合に、ORゲート
P6とP7の第２入力端子は「低」信号を受信する。「低」
信号D2が存在しかつ信号D1が「低」から「高」に変化す
る場合に、ゲートP1の第１入力端子「高」信号を受信
し、ORゲートP1の出力は「高」となり、かつ第１フリッ
プフロップ回路FF1はセットされよう。第１フリップフ
ロップ回路FF1のセッティング遅延の後、非反転出力Ｑ
と反転出力のおのおのは「高」と「低」となり、そし
てフリップフロップ回路FF1は入力端子D1とD2の情報を
引き継ぐ。それ故、ORゲートP1とP2の各出力はそれぞれ
「高」と「低」を接続する。ORゲートP8の出力は反転素
子11の出力がそうであるように、その第２入力端子の
「高」信号の結果として「高」であり、従って、ANDゲ
ートP9の出力または「高」であろう。それ故、第２フリ
ップフロップ回路FF2はリセットされ、その結果とし
て、フリップフロップ回路FF2のリセッティング遅延の
後で、出力Ｑがリセットの前に「高」であった場合に出
力Ｑは「低」となり、あるいは出力Ｑがリセットの前に
既に「低」であった場合に「低」にとどまる。このこと
はNORゲートP3の出力を「高」にし、従ってNANDゲートP
4とP5の各出力はそれぞれ「低」と「高」になる。それ
故、ORゲートP6とP7の出力はそれぞれ「低」と「高」と
なり、トランジスタT1とT2おのおのを導通あるいはブロ
ックし、かつ出力端子OUTを「高」にする。入力端子の
信号D1が「高」から「低」に変化し、かつ入力端子の信
号D2が「低」にとどまる場合に、出力端子OUTは第１フ
リップフロップ回路FF1のメモリ機能の結果として
「高」にとどまるであろう。
P6とP7の第２入力端子は「低」信号を受信する。「低」
信号D2が存在しかつ信号D1が「低」から「高」に変化す
る場合に、ゲートP1の第１入力端子「高」信号を受信
し、ORゲートP1の出力は「高」となり、かつ第１フリッ
プフロップ回路FF1はセットされよう。第１フリップフ
ロップ回路FF1のセッティング遅延の後、非反転出力Ｑ
と反転出力のおのおのは「高」と「低」となり、そし
てフリップフロップ回路FF1は入力端子D1とD2の情報を
引き継ぐ。それ故、ORゲートP1とP2の各出力はそれぞれ
「高」と「低」を接続する。ORゲートP8の出力は反転素
子11の出力がそうであるように、その第２入力端子の
「高」信号の結果として「高」であり、従って、ANDゲ
ートP9の出力または「高」であろう。それ故、第２フリ
ップフロップ回路FF2はリセットされ、その結果とし
て、フリップフロップ回路FF2のリセッティング遅延の
後で、出力Ｑがリセットの前に「高」であった場合に出
力Ｑは「低」となり、あるいは出力Ｑがリセットの前に
既に「低」であった場合に「低」にとどまる。このこと
はNORゲートP3の出力を「高」にし、従ってNANDゲートP
4とP5の各出力はそれぞれ「低」と「高」になる。それ
故、ORゲートP6とP7の出力はそれぞれ「低」と「高」と
なり、トランジスタT1とT2おのおのを導通あるいはブロ
ックし、かつ出力端子OUTを「高」にする。入力端子の
信号D1が「高」から「低」に変化し、かつ入力端子の信
号D2が「低」にとどまる場合に、出力端子OUTは第１フ
リップフロップ回路FF1のメモリ機能の結果として
「高」にとどまるであろう。
信号▲▼とD1が低いが、しかし信号D2が「低」か
ら「高」に変化する場合、ORゲートP1の出力は一時的に
「高」にとどまり、そしてORゲートP2の出力は「高」に
なろう。フリップフロップ回路FF1はリセットされ、あ
るリセッティング遅延の後で各出力Ｑとを「低」と
「高」にさせ、引き続いてORゲートP1の出力を「低」に
させ、かつORゲートP2の出力を「高」のままにとどめ
る。ORゲートP8と反転素子11双方の「高」出力の結果と
して、ANDゲートP9の出力は「高」となり、フリップフ
ロップ回路FF2はリセットされるかリセットにとどま
り、出力バッファが可能な３状態モードを出るようにす
る。NORゲートP3の出力は「高」になるか「高」にとど
まり、NANDゲートP4とP5の各出力を「高」と「低」にす
る。ORゲートP6とP7それぞれの出力は各トランジスタT1
とT2をブロックおよび導通し、かつ出力端子OUTを
「低」にする。入力端子D2の信号が変化すると、出力端
子OUTは第１フリップフロップ回路FF1のメモリ機能の結
果として「低」にとどまるであろう。
ら「高」に変化する場合、ORゲートP1の出力は一時的に
「高」にとどまり、そしてORゲートP2の出力は「高」に
なろう。フリップフロップ回路FF1はリセットされ、あ
るリセッティング遅延の後で各出力Ｑとを「低」と
「高」にさせ、引き続いてORゲートP1の出力を「低」に
させ、かつORゲートP2の出力を「高」のままにとどめ
る。ORゲートP8と反転素子11双方の「高」出力の結果と
して、ANDゲートP9の出力は「高」となり、フリップフ
ロップ回路FF2はリセットされるかリセットにとどま
り、出力バッファが可能な３状態モードを出るようにす
る。NORゲートP3の出力は「高」になるか「高」にとど
まり、NANDゲートP4とP5の各出力を「高」と「低」にす
る。ORゲートP6とP7それぞれの出力は各トランジスタT1
とT2をブロックおよび導通し、かつ出力端子OUTを
「低」にする。入力端子D2の信号が変化すると、出力端
子OUTは第１フリップフロップ回路FF1のメモリ機能の結
果として「低」にとどまるであろう。
入力端子▲▼の信号が「低」から「高」に変化す
る場合、フリップフロップ回路FF2はセットされよう。O
RゲートP6とP7の第２入力は「高」信号を直接受信し、
出力P6とP7は「高」となり、かつトランジスタT1とT2は
ブロックになる（３状態）。第２フリップフロップ回路
FF2のセッティング遅延時間の後、フリップフロップ回
路FF2の出力Ｑは「高」となり、そしてNORゲートP3の出
力は「低」となる。これはNANDゲートP4とP5の出力を
「高」にし、従ってORゲートP6とP7の出力は「高」のま
まとどまるであろう。トランジスタT1とT2はフリップフ
ロップ回路FF2のメモリ機能の結果としてブロックを続
けよう（３状態）。前に示したように出力バッファの出
力は「高」論理活性信号D1あるいはD2が起こる場合に３
状態から引き継がれて論理高あるいは論理低状態になろ
う。
る場合、フリップフロップ回路FF2はセットされよう。O
RゲートP6とP7の第２入力は「高」信号を直接受信し、
出力P6とP7は「高」となり、かつトランジスタT1とT2は
ブロックになる（３状態）。第２フリップフロップ回路
FF2のセッティング遅延時間の後、フリップフロップ回
路FF2の出力Ｑは「高」となり、そしてNORゲートP3の出
力は「低」となる。これはNANDゲートP4とP5の出力を
「高」にし、従ってORゲートP6とP7の出力は「高」のま
まとどまるであろう。トランジスタT1とT2はフリップフ
ロップ回路FF2のメモリ機能の結果としてブロックを続
けよう（３状態）。前に示したように出力バッファの出
力は「高」論理活性信号D1あるいはD2が起こる場合に３
状態から引き継がれて論理高あるいは論理低状態になろ
う。
第３図に表されたセット・リセットフリップフロップ
回路FF1とFF2のおのおのは例えば２個のフィードバック
反転素子によって構成できる。メモリ回路Ｍがセット・
リセットフリップフロップ回路とは異なるメモリ素子に
よって実現できることは当業者にとって明らかであろ
う。セット・リセットフリップフロップ回路は論理出力
バッファ回路の構造の変化を要求することなく例えばJK
フリップフロップ回路によって置換できる。第２フリッ
プフロップ回路FF2のセット入力とリセット入力の結合
は複雑になることなく交換でき、そこではゲートP3は非
反転出力Ｑの代わりに反転出力との接続を要求する。
出力段Ｏの上記のPMOSトランジスタは一例としてのみ役
立っていることは明白であろう。基本的には、出力段は
任意の２個のトランジスタ（バイポーラとユニポーラ）
の縦続配列により形成でき、その場合に使用されたトラ
ンジスタの導電タイプはこのトランジスタを導通もしく
はブロックにするよう関連されたトランジスタのゲート
電極の所要の駆動と関連して考慮すべきものである。
回路FF1とFF2のおのおのは例えば２個のフィードバック
反転素子によって構成できる。メモリ回路Ｍがセット・
リセットフリップフロップ回路とは異なるメモリ素子に
よって実現できることは当業者にとって明らかであろ
う。セット・リセットフリップフロップ回路は論理出力
バッファ回路の構造の変化を要求することなく例えばJK
フリップフロップ回路によって置換できる。第２フリッ
プフロップ回路FF2のセット入力とリセット入力の結合
は複雑になることなく交換でき、そこではゲートP3は非
反転出力Ｑの代わりに反転出力との接続を要求する。
出力段Ｏの上記のPMOSトランジスタは一例としてのみ役
立っていることは明白であろう。基本的には、出力段は
任意の２個のトランジスタ（バイポーラとユニポーラ）
の縦続配列により形成でき、その場合に使用されたトラ
ンジスタの導電タイプはこのトランジスタを導通もしく
はブロックにするよう関連されたトランジスタのゲート
電極の所要の駆動と関連して考慮すべきものである。
第４図には第３図から論理出力バッファの部分が詳細
に表されており、同じ参照記号が同じ構成要素（すなわ
ちゲートP1,P4およびP6）を示すのに使用されている。
ゲートP1は２個のPMOSトランジスタT3とT4と、２個のNM
OSトランジスタT5とT6をそれぞれ具えている。ゲートP4
はPMOSトランジスタT7とNMOSトランジスタT8を具え、そ
して最後にゲートP6はPMOSトランジスタT9を具えてい
る。第４図に表された回路は４個の入力信号、すなわち
信号OE（これは信号▲▼を反転したものでありかつ
反転素子11の出力から利用可能であり、これについて第
３図を見られたい）、信号OQ（第１フリップフロップ回
路FF1の出力Ｑから発生される）、入力信号D1、および
信号OP3（ゲートP3の出力から発生されており、これに
ついては第３図を見られたい）を受信する。回路出力信
号OP6はトランジスタT1のゲート電極に印加されてい
る。トランジスタT3,T7およびT9のソースは相互接続さ
れ、かつ第１電源端子V1に接続されている。トランジス
タT4,T5,T6,T7およびT9のドレインは相互接続され、か
つ回路の出力端子に接続され、かつトランジスタT5とT6
のソースは相互接続され、かつトランジスタT8のドレイ
ンに接続されている。トランジスタT8のソースは第２電
源端子V2に接続され、一方、トランジスタT3のドレイン
はトランジスタT4のソースに接続されている。入力信号
OEはトランジスタT9のゲートに結合され、一方、入力信
号OQとD1はそれぞれトランジスタT3,T5とT4,T6のゲート
電極に印加されている。最後に、入力信号OP3はトラン
ジスタT8のゲート電極に印加されている。
に表されており、同じ参照記号が同じ構成要素（すなわ
ちゲートP1,P4およびP6）を示すのに使用されている。
ゲートP1は２個のPMOSトランジスタT3とT4と、２個のNM
OSトランジスタT5とT6をそれぞれ具えている。ゲートP4
はPMOSトランジスタT7とNMOSトランジスタT8を具え、そ
して最後にゲートP6はPMOSトランジスタT9を具えてい
る。第４図に表された回路は４個の入力信号、すなわち
信号OE（これは信号▲▼を反転したものでありかつ
反転素子11の出力から利用可能であり、これについて第
３図を見られたい）、信号OQ（第１フリップフロップ回
路FF1の出力Ｑから発生される）、入力信号D1、および
信号OP3（ゲートP3の出力から発生されており、これに
ついては第３図を見られたい）を受信する。回路出力信
号OP6はトランジスタT1のゲート電極に印加されてい
る。トランジスタT3,T7およびT9のソースは相互接続さ
れ、かつ第１電源端子V1に接続されている。トランジス
タT4,T5,T6,T7およびT9のドレインは相互接続され、か
つ回路の出力端子に接続され、かつトランジスタT5とT6
のソースは相互接続され、かつトランジスタT8のドレイ
ンに接続されている。トランジスタT8のソースは第２電
源端子V2に接続され、一方、トランジスタT3のドレイン
はトランジスタT4のソースに接続されている。入力信号
OEはトランジスタT9のゲートに結合され、一方、入力信
号OQとD1はそれぞれトランジスタT3,T5とT4,T6のゲート
電極に印加されている。最後に、入力信号OP3はトラン
ジスタT8のゲート電極に印加されている。
第４図の回路動作は以下のようになっている： トランジスタT9が導通する場合、OP6「高」であり、こ
れはまたトランジスタT5,T6およびT8が回路出力端子と
第２電源端子V2の間で導通通路を形成しない場合のケー
スである。信号OP6は以下の形態 OP6＝▲▼＋▲▼＋▲▼ の２進論理によって信号OE,OQ,D1およびOP3によって構
成される。信号OP6に対して、この結果はゲートP1,P4お
よびP6によって遂行された動作に対応している。図面に
示されたように、ゲートP1,P4およびP6の実現は７個以
上のトランジスタを要求しない。この数は標準論理ゲー
トを持つ上に示されたゲート素子を実現するために要求
されるものよりかなり小さい。ちなみに、標準論理ゲー
トでは、ORゲートを実現するには６個のトランジスタ
（NORゲートのための４個のトランジスタ、及び反転素
子のための２個のトランジスタ）が使用され、かつ、NO
Rゲートを実現するるは４個のトランジスタが使用され
ている。２個のORゲートと単一NORゲートの実現には全
体で16個のトランジスタが必要とされよう。
れはまたトランジスタT5,T6およびT8が回路出力端子と
第２電源端子V2の間で導通通路を形成しない場合のケー
スである。信号OP6は以下の形態 OP6＝▲▼＋▲▼＋▲▼ の２進論理によって信号OE,OQ,D1およびOP3によって構
成される。信号OP6に対して、この結果はゲートP1,P4お
よびP6によって遂行された動作に対応している。図面に
示されたように、ゲートP1,P4およびP6の実現は７個以
上のトランジスタを要求しない。この数は標準論理ゲー
トを持つ上に示されたゲート素子を実現するために要求
されるものよりかなり小さい。ちなみに、標準論理ゲー
トでは、ORゲートを実現するには６個のトランジスタ
（NORゲートのための４個のトランジスタ、及び反転素
子のための２個のトランジスタ）が使用され、かつ、NO
Rゲートを実現するるは４個のトランジスタが使用され
ている。２個のORゲートと単一NORゲートの実現には全
体で16個のトランジスタが必要とされよう。
ゲートP2,P5およびP7は第４図に表されているゲートP
1,P4およびP6の実現と同様にして実現できる。と言うの
は、これらのゲートはゲートP1,P4おびP6と同じ論理動
作を遂行するからである。ゲートP2,P5およびP7の上記
の実現は７個以上のトランジスタを要求しない。ゲート
P1,P4,P6およびP2,P5,P7はまた３個の標準論理ゲート素
子より少ないスンイッチング遅延を有している。
1,P4およびP6の実現と同様にして実現できる。と言うの
は、これらのゲートはゲートP1,P4おびP6と同じ論理動
作を遂行するからである。ゲートP2,P5およびP7の上記
の実現は７個以上のトランジスタを要求しない。ゲート
P1,P4,P6およびP2,P5,P7はまた３個の標準論理ゲート素
子より少ないスンイッチング遅延を有している。
第５図は本発明による論理回路と複数の並列論理出力
バッファの一実施例を示している。第５図の実施例は並
列に動作する８個のセット・リセットフリップフロップ
回路FF11からFF18、１個のセット・リセットフリップフ
ロップ回路FF21、８個の並列論理サブ回路L11からL18、
16個の入力端子を有するORゲートP88,反転素子I11,AND
ゲートP91およびNORゲートP31を具えている。論理サブ
回路L11からL18はおのおの論理ゲートP1,P2,P4,P5およ
びP7（第３図に表されたような）を具え、これらは第３
図に示されたように同様に相互接続されている。論理出
力段O11からO18はそれぞれ第３図に関して説明されたよ
うに論理出力段Ｏに等しい。セット・リセットフリップ
フロップ回路FF11からFF18の間それぞれの結合、論理サ
ブ回路L11からL18の間それぞれの結合、論理出力段O11
からO18それぞれの結合は第３図に示されているものと
同じである。入力信号D11とD18からD21およびD28それぞ
れはフリップフロップ回路FF11からFF18に印加され、か
つお互いにORゲートP88の別の入力に印加されている。O
RゲートP88の出力はANDゲートP91の第１入力端子に接続
され、一方、監視信号▲▼は反転素子I11を介してA
NDゲートP91の第２入力端子に印加されている。監視信
号▲▼とANDゲートP91のおのおのはフリップフロッ
プ回路FF21の各セット入力とリセット入力に印加され、
同様に監視信号▲▼とフリップフロップ回路FF21の
非反転出力信号ＱはNORゲートP31の第１および第２入力
端子に印加されている。監視信号▲▼とNORゲートP
31の出力信号は第３図を参照して説明されたのと同様に
論理サブ回路L11からL18のおのおのに印加されている。
バッファの一実施例を示している。第５図の実施例は並
列に動作する８個のセット・リセットフリップフロップ
回路FF11からFF18、１個のセット・リセットフリップフ
ロップ回路FF21、８個の並列論理サブ回路L11からL18、
16個の入力端子を有するORゲートP88,反転素子I11,AND
ゲートP91およびNORゲートP31を具えている。論理サブ
回路L11からL18はおのおの論理ゲートP1,P2,P4,P5およ
びP7（第３図に表されたような）を具え、これらは第３
図に示されたように同様に相互接続されている。論理出
力段O11からO18はそれぞれ第３図に関して説明されたよ
うに論理出力段Ｏに等しい。セット・リセットフリップ
フロップ回路FF11からFF18の間それぞれの結合、論理サ
ブ回路L11からL18の間それぞれの結合、論理出力段O11
からO18それぞれの結合は第３図に示されているものと
同じである。入力信号D11とD18からD21およびD28それぞ
れはフリップフロップ回路FF11からFF18に印加され、か
つお互いにORゲートP88の別の入力に印加されている。O
RゲートP88の出力はANDゲートP91の第１入力端子に接続
され、一方、監視信号▲▼は反転素子I11を介してA
NDゲートP91の第２入力端子に印加されている。監視信
号▲▼とANDゲートP91のおのおのはフリップフロッ
プ回路FF21の各セット入力とリセット入力に印加され、
同様に監視信号▲▼とフリップフロップ回路FF21の
非反転出力信号ＱはNORゲートP31の第１および第２入力
端子に印加されている。監視信号▲▼とNORゲートP
31の出力信号は第３図を参照して説明されたのと同様に
論理サブ回路L11からL18のおのおのに印加されている。
第５図の論理回路の動作は第３図に表された回路の動
作に実効的に等しい（従ってまた第３図の回路動作の説
明の部分は参照できる）。第５図の論理回路は第３図の
説明で表されたような原理に従って８個の出力に入力デ
ータを蓄積しかつ伝達する８個の並列通路を有してい
る。しかし、第５図の論理回路は単一のフリップフロッ
プ回路FF21と監視信号▲▼を蓄積しかつ処理する３
個の論理ゲートI11,P31およびP91のみを必要とし、この
監視信号と処理された信号は８個の論理サブ回路L11,L1
2,…,L18のすべてに同時に印加される。入力信号D11とD
18からD21およびD28（並列回路を通る入力信号は他の並
列通路を通る入力信号に対して遅延されないことが好ま
しい）はORゲートP88の入力におのおの印加され、従っ
て前述の入力信号の少なくとも１つが「高」である場合
にすべての出力段の可能な３状態モードはすべての出力
段に対してキャンセルされる。このことは論理サブ回路
L11からL18が出力段O11からO18を制御するためにフリッ
プフロップ回路FF21と多数の論理ゲート（I11,P31およ
びP91）をすべて必要としないが、しかし単一の監視回
路のみを必要とすることを意味しており、これは所要の
構成要素の数を節約する。前述の８個の並列データ通路
の数は単に一例としてのみ役立っており、そして発明の
枠組みを考慮すると、この数は任意であることは当業者
にとっ明白であろう。
作に実効的に等しい（従ってまた第３図の回路動作の説
明の部分は参照できる）。第５図の論理回路は第３図の
説明で表されたような原理に従って８個の出力に入力デ
ータを蓄積しかつ伝達する８個の並列通路を有してい
る。しかし、第５図の論理回路は単一のフリップフロッ
プ回路FF21と監視信号▲▼を蓄積しかつ処理する３
個の論理ゲートI11,P31およびP91のみを必要とし、この
監視信号と処理された信号は８個の論理サブ回路L11,L1
2,…,L18のすべてに同時に印加される。入力信号D11とD
18からD21およびD28（並列回路を通る入力信号は他の並
列通路を通る入力信号に対して遅延されないことが好ま
しい）はORゲートP88の入力におのおの印加され、従っ
て前述の入力信号の少なくとも１つが「高」である場合
にすべての出力段の可能な３状態モードはすべての出力
段に対してキャンセルされる。このことは論理サブ回路
L11からL18が出力段O11からO18を制御するためにフリッ
プフロップ回路FF21と多数の論理ゲート（I11,P31およ
びP91）をすべて必要としないが、しかし単一の監視回
路のみを必要とすることを意味しており、これは所要の
構成要素の数を節約する。前述の８個の並列データ通路
の数は単に一例としてのみ役立っており、そして発明の
枠組みを考慮すると、この数は任意であることは当業者
にとっ明白であろう。
第１図は、本発明による論理出力バッファを示す図であ
り、 第２図は、本発明による論理出力バッファの一実施例を
示す図であり、 第３図は、本発明による論理出力バッファの好適実施例
を示す図であり、 第４図は、第３図に示す論理出力バッファの一部分を詳
細に示す図であり、 第５図は、本発明による論理出力バッファの別の一実施
例を示す図である。 D1〜DN……論理信号あるいは入力信号 D11〜D28……入力信号 FF1……第１セット・リセットフリップフロップ回路 FF2……第２セット・リセットフリップフロップ回路 FF11〜FF18,FF21……セット・リセットフリップフロッ
プ回路 I1,I11……反転素子 Ｌ……論理サブ回路 L11〜L18……論理サブ回路 Ｍ……メモリ回路 Ｏ……論理出力段 O11〜O18……論理出力段 OE,▲▼……監視信号あるいは入力信号 OP3……入力信号 OP6……回路出力信号 OQ……信号 OUT……出力信号 P1〜PN……論理ゲート Ｑ……非反転出力 ……反転出力 Ｒ……リセット入力 Ｓ……セット入力 T1〜T9……トランジスタ V1……第１電源端子 V2……第２電源端子
り、 第２図は、本発明による論理出力バッファの一実施例を
示す図であり、 第３図は、本発明による論理出力バッファの好適実施例
を示す図であり、 第４図は、第３図に示す論理出力バッファの一部分を詳
細に示す図であり、 第５図は、本発明による論理出力バッファの別の一実施
例を示す図である。 D1〜DN……論理信号あるいは入力信号 D11〜D28……入力信号 FF1……第１セット・リセットフリップフロップ回路 FF2……第２セット・リセットフリップフロップ回路 FF11〜FF18,FF21……セット・リセットフリップフロッ
プ回路 I1,I11……反転素子 Ｌ……論理サブ回路 L11〜L18……論理サブ回路 Ｍ……メモリ回路 Ｏ……論理出力段 O11〜O18……論理出力段 OE,▲▼……監視信号あるいは入力信号 OP3……入力信号 OP6……回路出力信号 OQ……信号 OUT……出力信号 P1〜PN……論理ゲート Ｑ……非反転出力 ……反転出力 Ｒ……リセット入力 Ｓ……セット入力 T1〜T9……トランジスタ V1……第１電源端子 V2……第２電源端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ハーマン・ヴォス オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 コルマック・マイケル・オコーネル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 キャサール・ジェラルド・フェラン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ハンス・オントロプ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 - 11/413
Claims (11)
- 【請求項１】論理データ信号を生成するところの機能部
分と；該論理データ信号が供給されるところのメモリ回
路と；メモリ回路出力に接続されているところの、上記
メモリ回路から出力信号を受信し、この出力信号を送出
するための論理出力回路と；を有して成る集積回路にお
いて、 上記メモリ回路は、上記論理データ信号のうちのそれぞ
れ１つが供給される２個の入力を持つところの１個のフ
リップフロップ回路と；第１の対称論理機能サブ回路及
び第２の対称論理機能サブ回路と；を含み、 それらの対称論理機能サブ回路の各々は、フリップフロ
ップ回路の上記入力のそれぞれ１つに結合する入力と；
フリップフロップ回路の対応する出力と；を持ち、それ
によって、 上記それぞれの論理データ信号により定めることができ
るものであり、続いて該論理データ信号をフリップフロ
ップ回路内に記憶することにより保持されるところの、
出力信号をほぼ瞬時的に生成する ことを特徴とする集積回路。 - 【請求項２】請求項１に記載の集積回路において、上記
それぞれの論理データ信号は、相補形であるか又は両者
共に低レベルであるかのいずれかであり、また、第１対
称論理機能サブ回路及び第２対称論理機能サブ回路の論
理機能は、論理和（OR）の機能であることを特徴とする
集積回路。 - 【請求項３】請求項１又は２に記載の集積回路におい
て、上記メモリ回路はもう１つ別のフリップフロップ回
路を有し、その第１の入力が論理ゲートを介してデータ
入力端子に結合され、その第２の入力が監視用の入力端
子に接続され、その出力が論理サブ回路内の論理和（O
R）機能を持つ第３の論理ゲートに接続されており、更
に、該第３の論理ゲートのもう１つの入力が、上記もう
１つ別のフリップフロップ回路の第２の入力に接続され
ていることを特徴とする集積回路。 - 【請求項４】請求項１又は２に記載の集積回路におい
て、該集積回路は種々の論理出力バッファを有して成
り、また、もう１つ別のフリップフロップ回路が設けら
れ、その第１の入力が論理ゲートを介してデータ入力端
子に結合され、その第２の入力が監視用の入力端子に接
続され、その出力が論理サブ回路内の論理和（OR）機能
を営む第３の論理ゲートに接続されており、更に、該第
３の論理ゲートのもう１つの入力が、上記もう１つ別の
フリップフロップ回路の第２の入力に接続されているこ
とを特徴とする集積回路。 - 【請求項５】請求項１ないし４のうちのいずれか１項に
記載の集積回路において、上記フリップフロップ回路は
セット・リセットタイプ（SR）のものであり、また、第
１の入力及び第２の入力がそれぞれセット・リセット
（SR）フリップフロップ回路のそれぞれリセット入力又
はセット入力であることを特徴とする集積回路。 - 【請求項６】請求項１ないし５のうちのいずれか１項に
記載の集積回路において、すべてのデータ入力端子は、
論理和（OR）機能を実行する第４のゲートを介して、上
記もう１つ別のフリップフロップ回路のリセット入力に
結合されていることを特徴とする集積回路。 - 【請求項７】請求項６に記載の集積回路において、上記
監視用の入力端子は、第１の反転素子と第４のORゲート
の出力とをそれぞれ介して、第１のANDゲートの第１の
入力端子と第２の入力端子とにそれぞれ結合され、該第
１のANDゲートの出力は上記もう１つ別のフリップフロ
ップ回路のリセット入力に接続されていることを特徴と
する集積回路。 - 【請求項８】請求項６に記載の集積回路において、上記
第４のORゲートは並列に配列されたｎ型トランジスタを
含み、それらのトランジスタの個々のゲート電極は個別
のデータ入力端子に接続され；上記第１のANDゲートは
単一のｎ型トランジスタを含み、そのトランジスタのゲ
ート電極は上記第１の反転素子の出力に接続され；上記
並列に配列されたトランジスタのソース電極は上記単一
のトランジスタのドレイン電極に結合され；上記単一の
トランジスタのソース電極は第２の電源端子に結合さ
れ；また、上記並列に配列されたトランジスタのドレイ
ン電極は上記もう１つ別のフリップフロップ回路出力に
結合されている；ことを特徴とする集積回路。 - 【請求項９】請求項７又は８に記載の集積回路におい
て、論理サブ回路は更に、第１及び第２のNANDゲート
と、第５及び第６のORゲートと、第２の反転素子とを含
み；第３のORゲートの出力は、第２の反転素子を介して
第１及び第２のNANDゲートの第２の入力端子に結合さ
れ；第１及び第２のORゲートの出力はそれぞれ、第１及
び第２のNANDゲートのそれぞれ第１入力端子に接続さ
れ；また上記第１及び第２のNANDゲートの出力端子は、
それぞれ第５及び第６のORゲートの第１入力端子に接続
され；上記第５及び第６のORゲートの第２の入力端子
は、監視用の入力端子に接続されている；ことを特徴と
する集積回路。 - 【請求項１０】請求項９に記載の集積回路において、第
１のORゲートは、第１及び第２のｐ型トランジスタと第
１及び第２のｎ型トランジスタとを含み；第１のNANDゲ
ートは、第３のｐ型トランジスタと第３のｎ型トランジ
スタとを含み；第５のORゲートは第４のｐ型トランジス
タを含み；更に、第1,第３及び第４のｐ型トランジスタ
のソース電極は相互接続され且つ第１の電源端子に接続
され；第2,第３及び第４のｐ型トランジスタ並びに第１
及び第２のｎ型トランジスタのドレイン電極は相互接続
されて第５のORゲートの出力を構成し；第１及び第２の
ｎ型トランジスタのソース電極は相互に接続され且つ第
３のｎ型トランジスタのドレイン電極に接続され；該第
３のｎ型トランジスタのソース電極は第２の電源端子に
接続され；更にまた、第１のｐ型トランジスタのドレイ
ン電極は第２のｐ型トランジスタのソース電極に接続さ
れ；第１のフリップフロップ回路の非反転出力は、第１
のｐ型トランジスタの第１のｎ型トランジスタのゲート
電極に接続され；第１の反転素子の出力は第４のｐ型ト
ランジスタのゲート電極に接続され；第１のデータ入力
端子は第２のｐ型トランジスタと第２のｎ型トランジス
タとのゲート電極に接続され；第３のORゲートの出力は
第３のｐ型トランジスタと第３のｎ型トランジスタとの
ゲート電極に接続されている；ことを特徴とする集積回
路。 - 【請求項１１】請求項８ないし10のうちのいずれか１項
に記載の集積回路において、ｎ型トランジスタがｎチャ
ネル電界効果トランジスタであるか、又はバイポーラnp
nトランジスタであるかのいずれかであり、また、ｐ型
トランジスタがｐチャネル電界効果トランジスタである
か、又はバイポーラpnpトランジスタであるかのいずれ
かであることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800872A NL8800872A (nl) | 1988-04-06 | 1988-04-06 | Geintegreerde schakeling. |
| NL8800872 | 1988-04-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212691A JPH0212691A (ja) | 1990-01-17 |
| JP2853807B2 true JP2853807B2 (ja) | 1999-02-03 |
Family
ID=19852072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081646A Expired - Lifetime JP2853807B2 (ja) | 1988-04-06 | 1989-04-03 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5087840A (ja) |
| EP (1) | EP0337538B1 (ja) |
| JP (1) | JP2853807B2 (ja) |
| KR (1) | KR970006875B1 (ja) |
| DE (1) | DE68916093T2 (ja) |
| NL (1) | NL8800872A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239214A (en) * | 1990-09-03 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Output circuit and data transfer device employing the same |
| KR920018591A (ko) * | 1991-03-13 | 1992-10-22 | 제임스 에이취. 폭스 | 저파워 버스를 구비한 마이크로프로세서 |
| US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
| DE69325641T2 (de) * | 1993-01-21 | 2000-04-06 | Advanced Micro Devices Inc | Datenverrieglung |
| WO1994023498A1 (de) * | 1993-04-01 | 1994-10-13 | Elin Energieanwendung Gmbh | Einrichtung für elektrische steuerungen zur rückstellung von digitalen und analogen signalen in elektronischen bauteilen in einen definierten ausgangszustand nach einem einschalt- oder einem resetvorgang |
| US5424983A (en) * | 1993-12-16 | 1995-06-13 | Mosaid Technologies Incorporated | Output buffer and synchronizer |
| JPH07212211A (ja) * | 1994-01-13 | 1995-08-11 | Fujitsu Ltd | 出力バッファ回路 |
| US5557229A (en) * | 1994-05-16 | 1996-09-17 | Waferscale Integration, Inc. | Apparatus and method for producing an output signal from a memory array |
| US5666071A (en) * | 1995-12-01 | 1997-09-09 | Advanced Micro Devices, Inc. | Device and method for programming high impedance states upon select input/output pads |
| US5995420A (en) * | 1997-08-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Integrated XNOR flip-flop for cache tag comparison |
| EP0982665A3 (en) * | 1998-08-21 | 2004-02-04 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
| US6380724B1 (en) | 1999-11-16 | 2002-04-30 | Advanced Micro Devices, Inc. | Method and circuitry for an undisturbed scannable state element |
| JP4104634B2 (ja) * | 2006-05-23 | 2008-06-18 | シャープ株式会社 | 半導体装置 |
| FR2908570B1 (fr) * | 2006-11-10 | 2009-03-06 | E2V Semiconductors Soc Par Act | Etage de sortie logique de circuit integre protege contre une inversion de batterie |
| US9876501B2 (en) | 2013-05-21 | 2018-01-23 | Mediatek Inc. | Switching power amplifier and method for controlling the switching power amplifier |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2246117B1 (ja) * | 1973-09-28 | 1976-05-14 | Labo Cent Telecommunicat | |
| US3942042A (en) * | 1974-09-25 | 1976-03-02 | Sony Corporation | Pulse waveform generator circuit |
| US3924193A (en) * | 1974-10-29 | 1975-12-02 | Hycel Inc | Logic circuit including J-K flip flop providing output pulse in respose to longer duration input pulse |
| US4019068A (en) * | 1975-09-02 | 1977-04-19 | Motorola, Inc. | Low power output disable circuit for random access memory |
| FR2443723A1 (fr) * | 1978-12-06 | 1980-07-04 | Cii Honeywell Bull | Dispositif de reduction du temps d'acces aux informations contenues dans une memoire d'un systeme de traitement de l'information |
| JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| FR2506478A1 (fr) * | 1981-05-20 | 1982-11-26 | Telephonie Ind Commerciale | Dispositif pour augmenter la securite de fonctionnement d'une horloge dupliquee |
| JPS58182938A (ja) * | 1982-04-21 | 1983-10-26 | Toshiba Corp | Ｐｌｌ形タイミング抽出回路 |
| JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
| DE3242353A1 (de) * | 1982-11-16 | 1984-05-30 | Hoechst Ag, 6230 Frankfurt | Lagerstabile, die wirkstoffe pyrazophos und captafol enthaltende mittel |
| US4525635A (en) * | 1982-12-15 | 1985-06-25 | Rca Corporation | Transient signal suppression circuit |
| US4568881A (en) * | 1983-05-03 | 1986-02-04 | Magnetic Peripherals Inc. | Phase comparator and data separator |
| US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
-
1988
- 1988-04-06 NL NL8800872A patent/NL8800872A/nl not_active Application Discontinuation
-
1989
- 1989-03-31 EP EP89200831A patent/EP0337538B1/en not_active Expired - Lifetime
- 1989-03-31 DE DE68916093T patent/DE68916093T2/de not_active Expired - Fee Related
- 1989-04-03 JP JP1081646A patent/JP2853807B2/ja not_active Expired - Lifetime
- 1989-04-04 KR KR1019890004414A patent/KR970006875B1/ko not_active IP Right Cessation
-
1991
- 1991-02-13 US US07/657,334 patent/US5087840A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68916093D1 (de) | 1994-07-21 |
| KR970006875B1 (ko) | 1997-04-30 |
| NL8800872A (nl) | 1989-11-01 |
| US5087840A (en) | 1992-02-11 |
| KR890016767A (ko) | 1989-11-30 |
| DE68916093T2 (de) | 1995-02-16 |
| JPH0212691A (ja) | 1990-01-17 |
| EP0337538A1 (en) | 1989-10-18 |
| EP0337538B1 (en) | 1994-06-15 |
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