JP3178383B2 - 同期型半導体論理回路 - Google Patents
同期型半導体論理回路Info
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- JP3178383B2 JP3178383B2 JP25164397A JP25164397A JP3178383B2 JP 3178383 B2 JP3178383 B2 JP 3178383B2 JP 25164397 A JP25164397 A JP 25164397A JP 25164397 A JP25164397 A JP 25164397A JP 3178383 B2 JP3178383 B2 JP 3178383B2
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Description
【０００１】
【発明の属する技術分野】本発明は、高速化と使い易さ
を図った半導体論理回路に関する。
を図った半導体論理回路に関する。
【０００２】
【従来の技術】半導体論理回路の従来例として、モトロ
ーラ社の米国特許（ＵＳＰ５，２９１，０７６及びＵＳ
Ｐ５，３７３，２０３）に記載されている回路や、Neil
H. E.Weste & Kamran Eshraghian著、”CMOS VLSI設計
の原理”（富沢・松山監訳、丸善、昭和６３年８月３０
日発行）の１４４頁〜１４５頁に記載されているクロッ
ク同期型カスケード電圧スイッチ論理回路（Cascade Vo
ltage Switch logic :CVSL）（以下、クロックドCVSLと
いう）が知られている。図３にその回路を示している。
ーラ社の米国特許（ＵＳＰ５，２９１，０７６及びＵＳ
Ｐ５，３７３，２０３）に記載されている回路や、Neil
H. E.Weste & Kamran Eshraghian著、”CMOS VLSI設計
の原理”（富沢・松山監訳、丸善、昭和６３年８月３０
日発行）の１４４頁〜１４５頁に記載されているクロッ
ク同期型カスケード電圧スイッチ論理回路（Cascade Vo
ltage Switch logic :CVSL）（以下、クロックドCVSLと
いう）が知られている。図３にその回路を示している。
【０００３】このクロックドCVSLは、最少化された論理
木をもつ真およびその相補入力で動作する２個のドミノ
ゲートと同じである。この形の論理がドミノ論理に優る
点は、単純に、任意の論理式を生成でき、完全な論理フ
ァミリを構成できる点である。また、CMOS論理回路やパ
ストランジスタ論理回路より高速な点である。
木をもつ真およびその相補入力で動作する２個のドミノ
ゲートと同じである。この形の論理がドミノ論理に優る
点は、単純に、任意の論理式を生成でき、完全な論理フ
ァミリを構成できる点である。また、CMOS論理回路やパ
ストランジスタ論理回路より高速な点である。
【０００４】
【発明が解決しようとする課題】しかし、これらの優位
性は、相補入力で動作することからくる、余分な配線や
有効面積、及び、２線式論理（double rail logic）に
つきものの複雑さを代償とすることで実現されている。
性は、相補入力で動作することからくる、余分な配線や
有効面積、及び、２線式論理（double rail logic）に
つきものの複雑さを代償とすることで実現されている。
【０００５】本発明が解決しようとする課題は、２線式
論理よりも単純で、使い易く、かつCMOS論理回路やパス
トランジスタ論理回路より高速な半導体論理回路を提供
することにある。
論理よりも単純で、使い易く、かつCMOS論理回路やパス
トランジスタ論理回路より高速な半導体論理回路を提供
することにある。
【０００６】
【課題を解決するための手段】上記課題は、第１の電位
と第１の結節点との間に設けられ信号（φ）に応じて上
記第１の結節点を第２の電位にチャージする第１の負荷
（Z2）と、上記第１の電位と第２の結節点との間に設け
られ上記信号に応じて上記第２の結節点を第３の電位に
チャージする第２の負荷（Z1）と、上記第１の結節点及
び上記第２の結節点と第３の結節点との間に設けられた
スイッチ回路（SW）と、上記第１の結節点と第３の結節
点との間に設けられ入力信号に応じて上記第１の結節点
と上記第３の結節点とを電気的に接続する論理回路（N
B）と、ソース・ドレイン経路が上記第２の結節点と上
記第３の結節点との間に形成され、ゲートが上記第１の
結節点と接続された参照用電界効果トランジスタ（QN
B）と、上記第３の結節点と第４の電位との間に設けら
れ上記信号に応じて上記スイッチ回路を駆動する駆動回
路（DV）とを有する半導体回路において、上記駆動回路
（DV）が、その出力を上記第３の結節点に接続したイン
バータ回路で構成される半導体回路により達成される。
と第１の結節点との間に設けられ信号（φ）に応じて上
記第１の結節点を第２の電位にチャージする第１の負荷
（Z2）と、上記第１の電位と第２の結節点との間に設け
られ上記信号に応じて上記第２の結節点を第３の電位に
チャージする第２の負荷（Z1）と、上記第１の結節点及
び上記第２の結節点と第３の結節点との間に設けられた
スイッチ回路（SW）と、上記第１の結節点と第３の結節
点との間に設けられ入力信号に応じて上記第１の結節点
と上記第３の結節点とを電気的に接続する論理回路（N
B）と、ソース・ドレイン経路が上記第２の結節点と上
記第３の結節点との間に形成され、ゲートが上記第１の
結節点と接続された参照用電界効果トランジスタ（QN
B）と、上記第３の結節点と第４の電位との間に設けら
れ上記信号に応じて上記スイッチ回路を駆動する駆動回
路（DV）とを有する半導体回路において、上記駆動回路
（DV）が、その出力を上記第３の結節点に接続したイン
バータ回路で構成される半導体回路により達成される。
【０００７】
【発明の実施の形態】図１に本発明の第１の実施例を示
す。ｎMOS論理ブロックNBは、複数の入力信号IN1〜INm
をゲートで受ける並列接続された複数のｎMOSトランジ
スタQN1〜QNmで構成されている。並列接続とは、複数の
ｎMOSトランジスタQN1〜QNmのソース同士およびドレイ
ン同士を接続したものである。全ソースが接続されてい
る出力側をソース側出力とし、全ドレインが接続されて
いる出力側をドレイン側出力とする。該ソース側出力と
参照用ｎMOSトランジスタQNBのソースがソースカップル
接続されてスイッチ部SWを構成している。また、駆動部
DVの駆動用ｎMOSトランジスタQN11のドレインが上記ス
イッチ部SWのソースカップル部分に接続されている。ま
た、負荷部Z1のプリチャージ用ｐMOSトランジスタQP1の
ドレインが上記参照用ｎMOSトランジスタQNBのドレイン
に接続され、一方、負荷部Z2のプリチャージ用ｐMOSト
ランジスタQP1のドレインが上記ｎMOS論理ブロックNBの
ドレイン側出力に接続されている。又、負荷部Z1と負荷
部Z2のプリチャージ用のｐMOSトランジスタのソースが
電源電圧１２に接続される。そして、各負荷部Z1,Z2の
プリチャージ用ｐMOSトランジスタQP1のゲートと、上記
駆動部DVの駆動用ｎMOSトランジスタQN11のゲートが共
に信号（例えばクロック信号）φで駆動されている。ま
た、上記参照用ｎMOSトランジスタQNBのドレイン部Q
と、上記ｎMOS論理ブロックNBのドレイン側出力/Qは、
本同期型半導体論理回路の出力であり、出力Qが論理和
出力（ＯＲ側出力）で、出力/Qが否定論理和出力（ＮＯ
Ｒ側出力）である。更に、参照用nMOSトランジスタQNB
のゲート部が、負荷部Z2のプリチャージ用pMOSトランジ
スタQP1のドレインと接続されている。
す。ｎMOS論理ブロックNBは、複数の入力信号IN1〜INm
をゲートで受ける並列接続された複数のｎMOSトランジ
スタQN1〜QNmで構成されている。並列接続とは、複数の
ｎMOSトランジスタQN1〜QNmのソース同士およびドレイ
ン同士を接続したものである。全ソースが接続されてい
る出力側をソース側出力とし、全ドレインが接続されて
いる出力側をドレイン側出力とする。該ソース側出力と
参照用ｎMOSトランジスタQNBのソースがソースカップル
接続されてスイッチ部SWを構成している。また、駆動部
DVの駆動用ｎMOSトランジスタQN11のドレインが上記ス
イッチ部SWのソースカップル部分に接続されている。ま
た、負荷部Z1のプリチャージ用ｐMOSトランジスタQP1の
ドレインが上記参照用ｎMOSトランジスタQNBのドレイン
に接続され、一方、負荷部Z2のプリチャージ用ｐMOSト
ランジスタQP1のドレインが上記ｎMOS論理ブロックNBの
ドレイン側出力に接続されている。又、負荷部Z1と負荷
部Z2のプリチャージ用のｐMOSトランジスタのソースが
電源電圧１２に接続される。そして、各負荷部Z1,Z2の
プリチャージ用ｐMOSトランジスタQP1のゲートと、上記
駆動部DVの駆動用ｎMOSトランジスタQN11のゲートが共
に信号（例えばクロック信号）φで駆動されている。ま
た、上記参照用ｎMOSトランジスタQNBのドレイン部Q
と、上記ｎMOS論理ブロックNBのドレイン側出力/Qは、
本同期型半導体論理回路の出力であり、出力Qが論理和
出力（ＯＲ側出力）で、出力/Qが否定論理和出力（ＮＯ
Ｒ側出力）である。更に、参照用nMOSトランジスタQNB
のゲート部が、負荷部Z2のプリチャージ用pMOSトランジ
スタQP1のドレインと接続されている。
【０００８】次に、図１の回路図、及び図２の真理値を
示す図を用いて回路動作を説明する。図２に示すよう
に、クロック信号φが低電位（以下Ｌレベル）の時、結
節点１０および結節点１１を電源１２で充電するプリチ
ャージ期間であり、入力信号IN1〜INmの値に関係なく、
NOR出力およびOR出力が一定の値になる期間である。ま
た、高電位（以下Ｈレベル）の時は、入力信号IN1〜INm
の値に応じてNOR出力およびOR出力の値が定る評価期間
である。ケース１は評価期間の時、入力信号IN1〜INmの
全てがＬレベルのケースであり、ケース２は評価期間の
時、入力信号IN1〜INmの内の１つ以上がＨレベルのケー
スを示している。
示す図を用いて回路動作を説明する。図２に示すよう
に、クロック信号φが低電位（以下Ｌレベル）の時、結
節点１０および結節点１１を電源１２で充電するプリチ
ャージ期間であり、入力信号IN1〜INmの値に関係なく、
NOR出力およびOR出力が一定の値になる期間である。ま
た、高電位（以下Ｈレベル）の時は、入力信号IN1〜INm
の値に応じてNOR出力およびOR出力の値が定る評価期間
である。ケース１は評価期間の時、入力信号IN1〜INmの
全てがＬレベルのケースであり、ケース２は評価期間の
時、入力信号IN1〜INmの内の１つ以上がＨレベルのケー
スを示している。
【０００９】まず、クロック信号φがＬレベルでプリチ
ャージ期間の時は、負荷部Z1,Z2のプリチャージ用ｐMOS
トランジスタQP1が導通であり出力部（結節点１０及び
結節点１１）をＨレベルに充電するため、ＯＲ側出力
Q、ＮＯＲ側出力/Qが共にＨレベルである。すなわち、
入力信号IN1〜INmの状態に無関係に両出力はＨレベルで
ある。次にこの状態からクロック信号φがＬレベルから
Ｈレベルに換わり、評価期間に推移する場合を説明す
る。この時、入力信号IN1〜INmの全てがＬレベルのケー
ス（ケース１）では、入力トランジスタQN1〜QNmが非導
通であり、このため、結節点１１はHレベルのままであ
り、この結果、参照用nMOSトランジスタQNBのゲートはH
であり、参照用ｎMOSトランジスタQNBが導通であるた
め、ＯＲ側出力Qが放電されてＬレベル、ＮＯＲ側出力/
Qが放電されずＨレベルである。一方、入力信号IN1〜IN
mの内の１つ以上がＨレベルのケース（ケース２）で
は、ＯＲ側出力QがＨレベル、ＮＯＲ側出力/QがＬレベ
ルである。例えば、入力信号IN1がＨレベルとすると、
最初は入力トランジスタQN1と参照用ｎMOSトランジスタ
QNBが共に導通であるが、入力トランジスタQN1が導通で
あることによりＮＯＲ側出力/Q、すなわち参照用ｎMOS
トランジスタQNBのゲート電位が放電されて急速にＬレ
ベルになるため、参照用ｎMOSトランジスタQNBが急速に
非導通となり、ＯＲ側出力Qが放電されずＨレベルを保
持する。
ャージ期間の時は、負荷部Z1,Z2のプリチャージ用ｐMOS
トランジスタQP1が導通であり出力部（結節点１０及び
結節点１１）をＨレベルに充電するため、ＯＲ側出力
Q、ＮＯＲ側出力/Qが共にＨレベルである。すなわち、
入力信号IN1〜INmの状態に無関係に両出力はＨレベルで
ある。次にこの状態からクロック信号φがＬレベルから
Ｈレベルに換わり、評価期間に推移する場合を説明す
る。この時、入力信号IN1〜INmの全てがＬレベルのケー
ス（ケース１）では、入力トランジスタQN1〜QNmが非導
通であり、このため、結節点１１はHレベルのままであ
り、この結果、参照用nMOSトランジスタQNBのゲートはH
であり、参照用ｎMOSトランジスタQNBが導通であるた
め、ＯＲ側出力Qが放電されてＬレベル、ＮＯＲ側出力/
Qが放電されずＨレベルである。一方、入力信号IN1〜IN
mの内の１つ以上がＨレベルのケース（ケース２）で
は、ＯＲ側出力QがＨレベル、ＮＯＲ側出力/QがＬレベ
ルである。例えば、入力信号IN1がＨレベルとすると、
最初は入力トランジスタQN1と参照用ｎMOSトランジスタ
QNBが共に導通であるが、入力トランジスタQN1が導通で
あることによりＮＯＲ側出力/Q、すなわち参照用ｎMOS
トランジスタQNBのゲート電位が放電されて急速にＬレ
ベルになるため、参照用ｎMOSトランジスタQNBが急速に
非導通となり、ＯＲ側出力Qが放電されずＨレベルを保
持する。
【００１０】尚、この回路をデコード回路として用いる
場合は、ＯＲ側出力Qをデコード回路の出力に選び、入
力信号IN1〜INmの全てがＬレベルでＯＲ側出力QがＬレ
ベルになる時（ケース１）を選択状態として用いる。こ
のＯＲ側出力が当該回路から出力されるとこの信号を受
けた回路（図示しない）が選択されたことになる。一
方、入力信号IN1〜INmの内の１つ以上がＨレベルでＯＲ
側出力QがＨレベルになる時（ケース２）を非選択状態
として用いる。この場合、ＯＲ側出力を受けた回路（図
示しない）は選択されなかったことになる。
場合は、ＯＲ側出力Qをデコード回路の出力に選び、入
力信号IN1〜INmの全てがＬレベルでＯＲ側出力QがＬレ
ベルになる時（ケース１）を選択状態として用いる。こ
のＯＲ側出力が当該回路から出力されるとこの信号を受
けた回路（図示しない）が選択されたことになる。一
方、入力信号IN1〜INmの内の１つ以上がＨレベルでＯＲ
側出力QがＨレベルになる時（ケース２）を非選択状態
として用いる。この場合、ＯＲ側出力を受けた回路（図
示しない）は選択されなかったことになる。
【００１１】この様に本実施例によれば、nMOS論理ブロ
ックNBのドレイン側出力を、参照用nMOSトランジスタの
ゲートに入力するための信号線を有するため、相補入力
を必要とせず、２線式論理につきものの複雑さ、及び使
い勝手の悪さが無い。また、入力数が幾つであってもｎ
MOSトランジスタの縦積み段数が、駆動用ｎMOSトランジ
スタQN11と入力トランジスタの２段（或いは、駆動用ｎ
MOSトランジスタQN11と参照用ｎMOSトランジスタQNBの
２段）であるため、例えば入力数が２つ以上で縦積み段
数が２段以上となるCMOS論理回路やパストランジスタ論
理回路より基本的に高速である。
ックNBのドレイン側出力を、参照用nMOSトランジスタの
ゲートに入力するための信号線を有するため、相補入力
を必要とせず、２線式論理につきものの複雑さ、及び使
い勝手の悪さが無い。また、入力数が幾つであってもｎ
MOSトランジスタの縦積み段数が、駆動用ｎMOSトランジ
スタQN11と入力トランジスタの２段（或いは、駆動用ｎ
MOSトランジスタQN11と参照用ｎMOSトランジスタQNBの
２段）であるため、例えば入力数が２つ以上で縦積み段
数が２段以上となるCMOS論理回路やパストランジスタ論
理回路より基本的に高速である。
【００１２】見方を変えれば、本実施例は、スイッチ部
は、論理回路への入力の数に関係なくnMOSトランジスタ
の段数が２段（駆動用ｎMOSトランジスタQN11と入力ト
ランジスタの２段となり、或いは、駆動用ｎMOSトラン
ジスタQN11と参照用ｎMOSトランジスタQNBの２段）であ
り、出力信号の極性を両極性得ることができ、この際に
前記論理回路への入力には相補入力を必要としない同期
型半導体回路ということもできる。
は、論理回路への入力の数に関係なくnMOSトランジスタ
の段数が２段（駆動用ｎMOSトランジスタQN11と入力ト
ランジスタの２段となり、或いは、駆動用ｎMOSトラン
ジスタQN11と参照用ｎMOSトランジスタQNBの２段）であ
り、出力信号の極性を両極性得ることができ、この際に
前記論理回路への入力には相補入力を必要としない同期
型半導体回路ということもできる。
【００１３】次に他の実施例を図４に第２の実施例とし
て示す。本実施例は図１に示す第１の実施例と比べ、ｎ
MOS論理ブロックNBのみが異なる。本実施例のｎMOS論理
ブロックNBは、１つ、或いは複数の入力信号IN1〜INmを
ゲートで受ける１つ、或いは縦列接続された複数のｎMO
SトランジスタQN1〜QNmで構成されている。ここで、縦
列接続とは、複数のｎMOSトランジスタQN1〜QNmのそれ
ぞれが、自トランジスタのドレインと次トランジスタの
ソースが接続される形で接続される状態をいう。本実施
例の場合、出力Qが論理積出力（ＡＮＤ側出力）で、出
力/Qが否定論理積出力（ＮＡＮＤ側出力）である。
て示す。本実施例は図１に示す第１の実施例と比べ、ｎ
MOS論理ブロックNBのみが異なる。本実施例のｎMOS論理
ブロックNBは、１つ、或いは複数の入力信号IN1〜INmを
ゲートで受ける１つ、或いは縦列接続された複数のｎMO
SトランジスタQN1〜QNmで構成されている。ここで、縦
列接続とは、複数のｎMOSトランジスタQN1〜QNmのそれ
ぞれが、自トランジスタのドレインと次トランジスタの
ソースが接続される形で接続される状態をいう。本実施
例の場合、出力Qが論理積出力（ＡＮＤ側出力）で、出
力/Qが否定論理積出力（ＮＡＮＤ側出力）である。
【００１４】次に、図４の回路図、及び図５の真理値を
示す図を用いて回路動作を説明する。図５に示すよう
に、クロック信号φがＬレベルの時、プリチャージ期間
であり、Ｈレベルの時、評価期間である。ケース１は評
価期間の時、入力信号IN1〜INmの内の１つ以上がＬレベ
ルのケースであり、ケース２は評価期間の時、入力信号
IN1〜INmの全てがＨレベルのケースを示している。
示す図を用いて回路動作を説明する。図５に示すよう
に、クロック信号φがＬレベルの時、プリチャージ期間
であり、Ｈレベルの時、評価期間である。ケース１は評
価期間の時、入力信号IN1〜INmの内の１つ以上がＬレベ
ルのケースであり、ケース２は評価期間の時、入力信号
IN1〜INmの全てがＨレベルのケースを示している。
【００１５】まず、クロック信号φがＬレベルでプリチ
ャージ期間の時は、第１の実施例と同様の理由で、ＡＮ
Ｄ側出力Q、ＮＡＮＤ側出力/Qが共にＨレベルである。
すなわち、入力信号IN1〜INmの状態に無関係に両出力は
Ｈレベルである。次にこの状態からクロック信号φがＬ
レベルからＨレベルに換わり、評価期間に推移した場合
を説明する。この時、入力信号IN1〜INmの内の１つ以上
がＬレベルのケース（ケース１）では、ＡＮＤ側出力Q
がＬレベル、ＮＡＮＤ側出力/QがＨレベルである。例え
ば、入力信号IN1がＬレベルの場合は入力トランジスタQ
N1が非導通で、ＮＡＮＤ側出力/QがＨレベルのままであ
るから、参照用ｎＭＯＳトランジスタQNBのゲートには
Ｈレベルの信号が加わり、参照用ｎMOSトランジスタQNB
が導通であるため、ＡＮＤ側出力Qが放電されてＬレベ
ル、ＮＡＮＤ側出力/Qが放電されずＨレベルである。一
方、入力信号IN1〜INmの全てがＨレベルのケース（ケー
ス２）では、最初は入力トランジスタQN1〜QNmと参照用
ｎMOSトランジスタQNBが共に導通である。しかし、入力
トランジスタQN1〜QNmが導通であることによりＮＡＮＤ
側出力/Q、すなわち参照用ｎMOSトランジスタQNBのゲー
ト電位が放電されて急速にＬレベルになり、参照用ｎMO
SトランジスタQNBが急速に非導通となるため、ＡＮＤ側
出力Qが放電されずＨレベルを保持する。尚、図４に示
すように縦列接続された複数の入力用ｎMOSトランジス
タQN1〜QNmを用いる場合は、参照用ｎMOSトランジスタQ
NBも縦列接続された複数のｎMOSトランジスタQNB1〜QNB
mで構成する方が入力側と参照側のMOSトランジスタのし
きい値電圧を補償できるため動作的に望ましい。
ャージ期間の時は、第１の実施例と同様の理由で、ＡＮ
Ｄ側出力Q、ＮＡＮＤ側出力/Qが共にＨレベルである。
すなわち、入力信号IN1〜INmの状態に無関係に両出力は
Ｈレベルである。次にこの状態からクロック信号φがＬ
レベルからＨレベルに換わり、評価期間に推移した場合
を説明する。この時、入力信号IN1〜INmの内の１つ以上
がＬレベルのケース（ケース１）では、ＡＮＤ側出力Q
がＬレベル、ＮＡＮＤ側出力/QがＨレベルである。例え
ば、入力信号IN1がＬレベルの場合は入力トランジスタQ
N1が非導通で、ＮＡＮＤ側出力/QがＨレベルのままであ
るから、参照用ｎＭＯＳトランジスタQNBのゲートには
Ｈレベルの信号が加わり、参照用ｎMOSトランジスタQNB
が導通であるため、ＡＮＤ側出力Qが放電されてＬレベ
ル、ＮＡＮＤ側出力/Qが放電されずＨレベルである。一
方、入力信号IN1〜INmの全てがＨレベルのケース（ケー
ス２）では、最初は入力トランジスタQN1〜QNmと参照用
ｎMOSトランジスタQNBが共に導通である。しかし、入力
トランジスタQN1〜QNmが導通であることによりＮＡＮＤ
側出力/Q、すなわち参照用ｎMOSトランジスタQNBのゲー
ト電位が放電されて急速にＬレベルになり、参照用ｎMO
SトランジスタQNBが急速に非導通となるため、ＡＮＤ側
出力Qが放電されずＨレベルを保持する。尚、図４に示
すように縦列接続された複数の入力用ｎMOSトランジス
タQN1〜QNmを用いる場合は、参照用ｎMOSトランジスタQ
NBも縦列接続された複数のｎMOSトランジスタQNB1〜QNB
mで構成する方が入力側と参照側のMOSトランジスタのし
きい値電圧を補償できるため動作的に望ましい。
【００１６】尚、この回路をデコード回路として用いる
場合は、ＮＡＮＤ側出力/Qをデコード回路の出力に選
び、入力信号IN1〜INmの全てがＨレベルでＮＡＮＤ側出
力/QがＬレベルになる時（ケース２）を選択状態として
用い、入力信号IN1〜INmの内の１つ以上がＬレベルでＮ
ＡＮＤ側出力/QがＨレベルになる時（ケース１）を非選
択状態として用いる。本実施例も、第１の実施例と同
様、相補入力を必要としないため２線式論理につきもの
の複雑さ、及び使い勝手の悪さが無い。
場合は、ＮＡＮＤ側出力/Qをデコード回路の出力に選
び、入力信号IN1〜INmの全てがＨレベルでＮＡＮＤ側出
力/QがＬレベルになる時（ケース２）を選択状態として
用い、入力信号IN1〜INmの内の１つ以上がＬレベルでＮ
ＡＮＤ側出力/QがＨレベルになる時（ケース１）を非選
択状態として用いる。本実施例も、第１の実施例と同
様、相補入力を必要としないため２線式論理につきもの
の複雑さ、及び使い勝手の悪さが無い。
【００１７】次に他の実施例を図６に第３の実施例とし
て示す。本実施例は図１に示す第１の実施例と比べ、負
荷部Z1,Z2の構成が異なる。本実施例では各負荷部は、
プリチャージ用ｐMOSトランジスタQP1と、プルアップ用
ｐMOSトランジスタQP2を有し、該プリチャージ用ｐMOS
トランジスタQP1とプルアップ用ｐMOSトランジスタQP2
のソースとソースが接続されているソース部と、ドレイ
ンとドレインが接続されているドレイン部がある。ま
た、負荷部Z1のプルアップ用ｐMOSトランジスタQP2のゲ
ートが、他方の負荷部Z2のドレイン部に接続され、一
方、負荷部Z2のプルアップ用ｐMOSトランジスタQP2のゲ
ートが、他方の負荷部Z1のドレイン部に交差接続されて
いる。また、負荷部Z1のドレイン部が前記参照用ｎMOS
トランジスタQNBのドレイン部に接続され、負荷部Z2の
ドレイン部が前記ｎMOS論理ブロックNBのドレイン側出
力に接続されている。そして、負荷部Z2のドレイン部が
参照用nMOSトランジスタQNBのゲートに接続される。ま
た、各負荷部Z1,Z2のプリチャージ用ｐMOSトランジスタ
QP1のゲートがクロック信号φで駆動されている。すな
わち、本実施例は図１に示す第１の実施例と比べ、負荷
部に互いのゲートが他方の負荷部のドレイン部に交差接
続されたプルアップ用ｐMOSトランジスタQP2が追加され
ている構成である。
て示す。本実施例は図１に示す第１の実施例と比べ、負
荷部Z1,Z2の構成が異なる。本実施例では各負荷部は、
プリチャージ用ｐMOSトランジスタQP1と、プルアップ用
ｐMOSトランジスタQP2を有し、該プリチャージ用ｐMOS
トランジスタQP1とプルアップ用ｐMOSトランジスタQP2
のソースとソースが接続されているソース部と、ドレイ
ンとドレインが接続されているドレイン部がある。ま
た、負荷部Z1のプルアップ用ｐMOSトランジスタQP2のゲ
ートが、他方の負荷部Z2のドレイン部に接続され、一
方、負荷部Z2のプルアップ用ｐMOSトランジスタQP2のゲ
ートが、他方の負荷部Z1のドレイン部に交差接続されて
いる。また、負荷部Z1のドレイン部が前記参照用ｎMOS
トランジスタQNBのドレイン部に接続され、負荷部Z2の
ドレイン部が前記ｎMOS論理ブロックNBのドレイン側出
力に接続されている。そして、負荷部Z2のドレイン部が
参照用nMOSトランジスタQNBのゲートに接続される。ま
た、各負荷部Z1,Z2のプリチャージ用ｐMOSトランジスタ
QP1のゲートがクロック信号φで駆動されている。すな
わち、本実施例は図１に示す第１の実施例と比べ、負荷
部に互いのゲートが他方の負荷部のドレイン部に交差接
続されたプルアップ用ｐMOSトランジスタQP2が追加され
ている構成である。
【００１８】このプルアップ用ｐMOSトランジスタQP2の
役割について説明する。本実施例の基本的動作は図１に
示す第１の実施例と同じであるため、図２の真理値を示
す図を用いて説明する。前述のように、図２に示すケー
ス１ではＯＲ側出力QがＬレベル、ＮＯＲ側出力/QがＨ
レベルである。また、ケース２ではＯＲ側出力QがＨレ
ベル、ＮＯＲ側出力/QがＬレベルである。このＮＯＲ側
出力とＯＲ側出力の結果は、第１の実施例も本実施例も
同様である。しかし、ケース１及びケース２におけるＨ
レベルが、第１の実施例の場合、フローティング状態で
あるのに対し、本実施例の場合、フローティング状態で
無いことが利点である。すなわち本実施例の場合、例え
ばＯＲ側出力QがＬレベルとすると負荷部Z2のプルアッ
プ用ｐMOSトランジスタQP2が導通となり、ＮＯＲ側出力
/QをＨレベルに充電する。一方、ＮＯＲ側出力/QがＬレ
ベルとすると負荷部Z1のプルアップ用ｐMOSトランジス
タQP2が導通となり、ＯＲ側出力QをＨレベルに充電す
る。このため、フローティング状態を防止することがで
きる。この様に、プルアップ用ｐMOSトランジスタQP2の
役割は、評価期間におけるＯＲ側出力Q、及びＮＯＲ側
出力/QのＨレベルのフローティング防止である。
役割について説明する。本実施例の基本的動作は図１に
示す第１の実施例と同じであるため、図２の真理値を示
す図を用いて説明する。前述のように、図２に示すケー
ス１ではＯＲ側出力QがＬレベル、ＮＯＲ側出力/QがＨ
レベルである。また、ケース２ではＯＲ側出力QがＨレ
ベル、ＮＯＲ側出力/QがＬレベルである。このＮＯＲ側
出力とＯＲ側出力の結果は、第１の実施例も本実施例も
同様である。しかし、ケース１及びケース２におけるＨ
レベルが、第１の実施例の場合、フローティング状態で
あるのに対し、本実施例の場合、フローティング状態で
無いことが利点である。すなわち本実施例の場合、例え
ばＯＲ側出力QがＬレベルとすると負荷部Z2のプルアッ
プ用ｐMOSトランジスタQP2が導通となり、ＮＯＲ側出力
/QをＨレベルに充電する。一方、ＮＯＲ側出力/QがＬレ
ベルとすると負荷部Z1のプルアップ用ｐMOSトランジス
タQP2が導通となり、ＯＲ側出力QをＨレベルに充電す
る。このため、フローティング状態を防止することがで
きる。この様に、プルアップ用ｐMOSトランジスタQP2の
役割は、評価期間におけるＯＲ側出力Q、及びＮＯＲ側
出力/QのＨレベルのフローティング防止である。
【００１９】次に他の実施例を図７に第４の実施例とし
て示す。本実施例は図１に示す第１の実施例と比べ、駆
動部DVの構成が異なる。本実施例では駆動部DVが、ｎMO
SトランジスタQN11とｐMOSトランジスタQP11から成るCM
OSインバータで構成されており、該インバータの出力が
前記スイッチ部SW内のソースカップル部分に接続され、
該インバータの入力がクロック信号φで駆動される。す
なわち、本実施例は図１に示す第１の実施例と比べ、駆
動部DVにｐMOSトランジスタQP11が追加された構成であ
る。
て示す。本実施例は図１に示す第１の実施例と比べ、駆
動部DVの構成が異なる。本実施例では駆動部DVが、ｎMO
SトランジスタQN11とｐMOSトランジスタQP11から成るCM
OSインバータで構成されており、該インバータの出力が
前記スイッチ部SW内のソースカップル部分に接続され、
該インバータの入力がクロック信号φで駆動される。す
なわち、本実施例は図１に示す第１の実施例と比べ、駆
動部DVにｐMOSトランジスタQP11が追加された構成であ
る。
【００２０】このｐMOSトランジスタQP11の役割につい
て説明する。本実施例の場合も基本的動作は図１に示す
第１の実施例と同じであるため、図２の真理値を示す図
を用いて説明する。前述のように、図２に示す評価期間
のケース１ではＯＲ側出力QがＬレベル、ＮＯＲ側出力/
QがＨレベルである。また、ｎMOS論理ブロックNBのソー
ス側出力と参照用ｎMOSトランジスタQNBのソースがソー
スカップル接続されているソースカップル部はＬレベル
であり、参照用ｎMOSトランジスタQNBが非導通状態であ
る。この状態の後、クロック信号φがＨレベルからＬレ
ベルに換わり、プリチャージ期間に推移する場合のＯＲ
側出力Qの挙動を第１の実施例と比較して説明する。
て説明する。本実施例の場合も基本的動作は図１に示す
第１の実施例と同じであるため、図２の真理値を示す図
を用いて説明する。前述のように、図２に示す評価期間
のケース１ではＯＲ側出力QがＬレベル、ＮＯＲ側出力/
QがＨレベルである。また、ｎMOS論理ブロックNBのソー
ス側出力と参照用ｎMOSトランジスタQNBのソースがソー
スカップル接続されているソースカップル部はＬレベル
であり、参照用ｎMOSトランジスタQNBが非導通状態であ
る。この状態の後、クロック信号φがＨレベルからＬレ
ベルに換わり、プリチャージ期間に推移する場合のＯＲ
側出力Qの挙動を第１の実施例と比較して説明する。
【００２１】第１の実施例の場合も本実施例の場合も、
負荷部Z1のプリチャージ用ｐMOSトランジスタQP1が非導
通から導通状態になるため、ＯＲ側出力Qが充電されて
ＬレベルからＨレベルに推移し始める。この時、第１の
実施例の場合、参照用ｎMOSトランジスタQNBのソースと
ドレイン間の電位差が大きくなることと、もともとゲー
ト電位がＨレベルであることから、参照用ｎMOSトラン
ジスタQNBが導通状態になり始める。このためソースカ
ップル部の容量性負荷が見え始め、ＯＲ側出力QはＬレ
ベルからＨレベルに高速に推移するのを妨げられる。こ
れに対し、本実施例の場合、ＯＲ側出力Qが充電されて
ＬレベルからＨレベルに推移し始めると同時に、駆動部
DVのｐMOSトランジスタQP11が導通状態になるため、ソ
ースカップル部が充電されてＬレベルからＨレベルに推
移し始める。このため参照用ｎMOSトランジスタQNBのソ
ースとドレイン間の電位差が大きくならず、参照用ｎMO
SトランジスタQNBが導通状態にならないため、ソースカ
ップル部の容量性負荷が見えない。このため、ＯＲ側出
力Qは第１の実施例の場合より、ＬレベルからＨレベル
に高速に推移することができる。
負荷部Z1のプリチャージ用ｐMOSトランジスタQP1が非導
通から導通状態になるため、ＯＲ側出力Qが充電されて
ＬレベルからＨレベルに推移し始める。この時、第１の
実施例の場合、参照用ｎMOSトランジスタQNBのソースと
ドレイン間の電位差が大きくなることと、もともとゲー
ト電位がＨレベルであることから、参照用ｎMOSトラン
ジスタQNBが導通状態になり始める。このためソースカ
ップル部の容量性負荷が見え始め、ＯＲ側出力QはＬレ
ベルからＨレベルに高速に推移するのを妨げられる。こ
れに対し、本実施例の場合、ＯＲ側出力Qが充電されて
ＬレベルからＨレベルに推移し始めると同時に、駆動部
DVのｐMOSトランジスタQP11が導通状態になるため、ソ
ースカップル部が充電されてＬレベルからＨレベルに推
移し始める。このため参照用ｎMOSトランジスタQNBのソ
ースとドレイン間の電位差が大きくならず、参照用ｎMO
SトランジスタQNBが導通状態にならないため、ソースカ
ップル部の容量性負荷が見えない。このため、ＯＲ側出
力Qは第１の実施例の場合より、ＬレベルからＨレベル
に高速に推移することができる。
【００２２】次に他の実施例を図８に第５の実施例とし
て示す。本実施例は図１に示す第１の実施例と比べ、参
照用ｎMOSトランジスタQNBのゲート駆動方法のみが異な
る。本実施例では、参照用ｎMOSトランジスタQNBのゲー
トを任意の参照電圧VBBで駆動している。この参照電圧V
BBは任意の電圧で良いが、入力電圧のＨレベルとＬレベ
ルの中間に設定するのが安定動作上望ましい。この場
合、参照用ｎMOSトランジスタQNBのゲート電圧と入力の
Ｌレベルとの差は、{（Ｈレベル／２）−Ｌレベル}であ
る（但し、Ｌ＝０レベルの場合）。一般には、参照用ｎ
MOSトランジスタQNBのゲート電圧と入力のＬレベルとの
差は、｛（Ｈレベル＋Ｌレベル）／２−Ｌレベル｝とな
る。これに対し、第１の実施例の場合、（Ｈレベル−Ｌ
レベル）であり本実施例より大きい。本回路は、図３に
示すＣＶＳＬ回路の複数の相補入力を、１つのVBB入力
とすることができる。
て示す。本実施例は図１に示す第１の実施例と比べ、参
照用ｎMOSトランジスタQNBのゲート駆動方法のみが異な
る。本実施例では、参照用ｎMOSトランジスタQNBのゲー
トを任意の参照電圧VBBで駆動している。この参照電圧V
BBは任意の電圧で良いが、入力電圧のＨレベルとＬレベ
ルの中間に設定するのが安定動作上望ましい。この場
合、参照用ｎMOSトランジスタQNBのゲート電圧と入力の
Ｌレベルとの差は、{（Ｈレベル／２）−Ｌレベル}であ
る（但し、Ｌ＝０レベルの場合）。一般には、参照用ｎ
MOSトランジスタQNBのゲート電圧と入力のＬレベルとの
差は、｛（Ｈレベル＋Ｌレベル）／２−Ｌレベル｝とな
る。これに対し、第１の実施例の場合、（Ｈレベル−Ｌ
レベル）であり本実施例より大きい。本回路は、図３に
示すＣＶＳＬ回路の複数の相補入力を、１つのVBB入力
とすることができる。
【００２３】次に他の実施例を図９に第６の実施例とし
て示す。本実施例は図１に示す第１の実施例と比べ、ス
イッチ部SWがｐMOS論理ブロックPBと参照用ｐMOSトラン
ジスタQPBで構成されている点、及び参照用ｐMOSトラン
ジスタQPBのゲートが任意の参照電圧VBBで駆動されてい
る点が異なる。本実施例は、図４に示す第２の実施例と
論理動作が同様であり、出力Qが論理積出力（ＡＮＤ側
出力）で、出力/Qが否定論理積出力（ＮＡＮＤ側出力）
である。但し、第２の実施例は入力トランジスタの縦積
み段数が入力数と同じであるのに対し、本実施例では入
力数が幾つであっても入力トランジスタの縦積み段数が
１段であるため、本実施例の方が動作が高速である。
て示す。本実施例は図１に示す第１の実施例と比べ、ス
イッチ部SWがｐMOS論理ブロックPBと参照用ｐMOSトラン
ジスタQPBで構成されている点、及び参照用ｐMOSトラン
ジスタQPBのゲートが任意の参照電圧VBBで駆動されてい
る点が異なる。本実施例は、図４に示す第２の実施例と
論理動作が同様であり、出力Qが論理積出力（ＡＮＤ側
出力）で、出力/Qが否定論理積出力（ＮＡＮＤ側出力）
である。但し、第２の実施例は入力トランジスタの縦積
み段数が入力数と同じであるのに対し、本実施例では入
力数が幾つであっても入力トランジスタの縦積み段数が
１段であるため、本実施例の方が動作が高速である。
【００２４】以上説明の実施例は、プリチャージ期間の
出力レベルがＨレベルであるが、次にプリチャージ期間
の出力レベルがＬレベルである実施例について述べる。
この様な実施例は、前記第１〜第６の実施例で示した前
記スイッチ部SW、駆動部DV、負荷部Z1,Z2を構成するｎM
OSトランジスタをｐMOSトランジスタで、ｐMOSトランジ
スタをｎMOSトランジスタで構成し、電源電圧の高電位
側と低電位側を置き換えて駆動する構成となる。この方
法で例えば第１の実施例を構成し直した例を図１０に第
７の実施例として示す。また、図１１は、図１０に関す
る真理値を示す。図に示すように出力Qが論理積出力
（ＡＮＤ側出力）で、出力/Qが否定論理積出力（ＮＡＮ
Ｄ側出力）である。本実施例の場合、プリチャージ期間
はクロック信号φがＨレベルの時であり、負荷部Z1,Z2
のｎMOSトランジスタQN1Bが導通となるため、入力信号I
N1〜INmの状態に無関係に両出力はＬレベルである。ま
た、評価期間はクロック信号φがＬレベルの時であり、
入力信号IN1〜INmの内の１つ以上がＬレベルのケース
（ケース１）では、ＡＮＤ側出力QがＬレベル、ＮＡＮ
Ｄ側出力/QがＨレベルである。例えば入力信号IN1がＬ
レベルの場合、最初は入力トランジスタQP31と参照用ｐ
MOSトランジスタQPBが共に導通であるが、入力トランジ
スタQP31が導通であることによりＮＡＮＤ側出力/Q、す
なわち参照用ｐMOSトランジスタQPBのゲート電位が充電
されて急速にＨレベルになり、参照用ｐMOSトランシ゛スタQPB
が急速に非導通となるため、ＡＮＤ側出力Qが充電され
ずＬレベルを保持する。一方、入力信号IN1〜INmの全て
がＨレベルのケース（ケース２）では、入力トランジス
タQP31〜QP3mが非導通で、参照用ｐMOSトランジスタQPB
が導通であるため、ＡＮＤ側出力Qが充電されてＨレベ
ル、ＮＡＮＤ側出力/Qが充電されずＬレベルである。
出力レベルがＨレベルであるが、次にプリチャージ期間
の出力レベルがＬレベルである実施例について述べる。
この様な実施例は、前記第１〜第６の実施例で示した前
記スイッチ部SW、駆動部DV、負荷部Z1,Z2を構成するｎM
OSトランジスタをｐMOSトランジスタで、ｐMOSトランジ
スタをｎMOSトランジスタで構成し、電源電圧の高電位
側と低電位側を置き換えて駆動する構成となる。この方
法で例えば第１の実施例を構成し直した例を図１０に第
７の実施例として示す。また、図１１は、図１０に関す
る真理値を示す。図に示すように出力Qが論理積出力
（ＡＮＤ側出力）で、出力/Qが否定論理積出力（ＮＡＮ
Ｄ側出力）である。本実施例の場合、プリチャージ期間
はクロック信号φがＨレベルの時であり、負荷部Z1,Z2
のｎMOSトランジスタQN1Bが導通となるため、入力信号I
N1〜INmの状態に無関係に両出力はＬレベルである。ま
た、評価期間はクロック信号φがＬレベルの時であり、
入力信号IN1〜INmの内の１つ以上がＬレベルのケース
（ケース１）では、ＡＮＤ側出力QがＬレベル、ＮＡＮ
Ｄ側出力/QがＨレベルである。例えば入力信号IN1がＬ
レベルの場合、最初は入力トランジスタQP31と参照用ｐ
MOSトランジスタQPBが共に導通であるが、入力トランジ
スタQP31が導通であることによりＮＡＮＤ側出力/Q、す
なわち参照用ｐMOSトランジスタQPBのゲート電位が充電
されて急速にＨレベルになり、参照用ｐMOSトランシ゛スタQPB
が急速に非導通となるため、ＡＮＤ側出力Qが充電され
ずＬレベルを保持する。一方、入力信号IN1〜INmの全て
がＨレベルのケース（ケース２）では、入力トランジス
タQP31〜QP3mが非導通で、参照用ｐMOSトランジスタQPB
が導通であるため、ＡＮＤ側出力Qが充電されてＨレベ
ル、ＮＡＮＤ側出力/Qが充電されずＬレベルである。
【００２５】この回路をデコード回路として用いる場合
は、ＡＮＤ側出力Qをデコード回路の出力に選び、入力
信号IN1〜INmの全てがＨレベルでＡＮＤ側出力QがＨレ
ベルになる時（ケース２）を選択状態として用い、入力
信号IN1〜INmの内の１つ以上がＬレベルでＡＮＤ側出力
QがＬレベルになる時（ケース１）を非選択状態として
用いる。以上、プリチャージ期間の出力レベルがＬレベ
ルである実施例を例えば第１の実施例を構成し直した例
について述べた。これは、説明は省くが前記第２〜第６
の実施例についても同様である。
は、ＡＮＤ側出力Qをデコード回路の出力に選び、入力
信号IN1〜INmの全てがＨレベルでＡＮＤ側出力QがＨレ
ベルになる時（ケース２）を選択状態として用い、入力
信号IN1〜INmの内の１つ以上がＬレベルでＡＮＤ側出力
QがＬレベルになる時（ケース１）を非選択状態として
用いる。以上、プリチャージ期間の出力レベルがＬレベ
ルである実施例を例えば第１の実施例を構成し直した例
について述べた。これは、説明は省くが前記第２〜第６
の実施例についても同様である。
【００２６】次に、図１２に本発明の第８の実施例を示
す。この実施例は、フリップフロップからフリップフロ
ップへの信号伝達回路において、受信側のクロック信号
が立ち下がる前に次のサイクルで取り込むべき信号が届
いてしまうために本来あるべき信号が消えてしまう現象
（いわゆるレーシング）を防止するための回路である。
図１２において、901は本発明の回路、902は送信側のフ
リップフロップ、903及び904はゲート回路群、905は受
信側のフリップフロップである。902及び905のフリップ
フロップは、クロックφがハイレベルの間はその時に入
力されている信号がそのまま出力され、クロックφがロ
ーレベルになるとその直前までの出力信号を保持するよ
うに構成された（いわゆるレベルセンス型）フリップフ
ロップである。従って、ゲート回路群904の遅延時間が
短い場合には、その出力950を受信側のフリップフロッ
プ905の入力953に直接接続するとレーシングが起きる恐
れがある。従来はこれを防ぐために、受信側のフリップ
フロップ905をクロックφが立ち上がる瞬間にのみ入力
信号を取り込むような構成（いわゆるマスタスレーブ型
やエッジトリガ型）にしたり、または、950と953の間に
クロックφと逆の極性のクロック/φで動作するレベル
センス型のフリップフロップを挿入するのが一般的であ
る。しかしこれらの方法は、いずれもレベルセンス型の
フリップフロップ１個分に相当する物量の増加を伴う
（ＭＯＳトランジスタレベルで１０個程度）。本発明の
第８の実施例は、図１２に示すように950と953の間に本
発明の第１〜７のいずれかの実施例の回路901を挿入
し、その部分をクロックφと逆の極性のクロック/φで
動作させるような構成になっている。この回路は、クロ
ックφがハイレベルの間（すなわち、フリップフロップ
905がレーシングを起こし得る状態の間）はその逆の極
性のクロック/φはローレベルであるため、951および95
2が共にハイレベルとなって953にはフリップフロップ90
5の出力と同じ信号が加えられる。従って、レーシング
は防止される。図１２の回路９０１のＭＯＳトランジス
タ数は５個程度であり、従来のフリップフロップ１個分
のＭＯＳトランジスタ数と比べてハード量を減らすこと
ができる。また、この回路では、901の部分に本発明の
第１〜７のいずれかの実施例の回路を使うので、この部
分にゲート回路群904の論理機能の一部を分担させるこ
ともできる。
す。この実施例は、フリップフロップからフリップフロ
ップへの信号伝達回路において、受信側のクロック信号
が立ち下がる前に次のサイクルで取り込むべき信号が届
いてしまうために本来あるべき信号が消えてしまう現象
（いわゆるレーシング）を防止するための回路である。
図１２において、901は本発明の回路、902は送信側のフ
リップフロップ、903及び904はゲート回路群、905は受
信側のフリップフロップである。902及び905のフリップ
フロップは、クロックφがハイレベルの間はその時に入
力されている信号がそのまま出力され、クロックφがロ
ーレベルになるとその直前までの出力信号を保持するよ
うに構成された（いわゆるレベルセンス型）フリップフ
ロップである。従って、ゲート回路群904の遅延時間が
短い場合には、その出力950を受信側のフリップフロッ
プ905の入力953に直接接続するとレーシングが起きる恐
れがある。従来はこれを防ぐために、受信側のフリップ
フロップ905をクロックφが立ち上がる瞬間にのみ入力
信号を取り込むような構成（いわゆるマスタスレーブ型
やエッジトリガ型）にしたり、または、950と953の間に
クロックφと逆の極性のクロック/φで動作するレベル
センス型のフリップフロップを挿入するのが一般的であ
る。しかしこれらの方法は、いずれもレベルセンス型の
フリップフロップ１個分に相当する物量の増加を伴う
（ＭＯＳトランジスタレベルで１０個程度）。本発明の
第８の実施例は、図１２に示すように950と953の間に本
発明の第１〜７のいずれかの実施例の回路901を挿入
し、その部分をクロックφと逆の極性のクロック/φで
動作させるような構成になっている。この回路は、クロ
ックφがハイレベルの間（すなわち、フリップフロップ
905がレーシングを起こし得る状態の間）はその逆の極
性のクロック/φはローレベルであるため、951および95
2が共にハイレベルとなって953にはフリップフロップ90
5の出力と同じ信号が加えられる。従って、レーシング
は防止される。図１２の回路９０１のＭＯＳトランジス
タ数は５個程度であり、従来のフリップフロップ１個分
のＭＯＳトランジスタ数と比べてハード量を減らすこと
ができる。また、この回路では、901の部分に本発明の
第１〜７のいずれかの実施例の回路を使うので、この部
分にゲート回路群904の論理機能の一部を分担させるこ
ともできる。
【００２７】次に、図１に示す第１の実施例を例とし
て、評価期間中に入力レベルが変化した場合の出力動作
について説明する。図１３にその動作説明図を示す。ク
ロックφがプリチャージレベルから評価レベルになると
（A点、B点）その時の入力レベルに応じて出力レベルは
前述したように図２の真理値で示すレベルとなる。その
後、評価期間中に入力レベルがHからLに変化した場合
（C点）では出力レベルに変化はない。これは、評価期
間開始時に入力がHレベルであると入力用トランジスタQ
N1〜QNmのドレイン部（NOR出力）がLレベルとなるため
である。すなわち、この場合、入力用トランジスタQNl
〜QNmが非導通状態となり入力の変化に応答しないため
である。一方、評価期間中に入力レベルがLからHに変化
した場合（D点）では出力レベルはHからLに変化する
（図中破線）。これは、評価期間開始時に入力がLレベ
ルであると入力用トランジスタQNl〜QNmのドレイン部
（NOR出力）がHレベルとなるためである。すなわち、こ
の場合、入力用トランジスタQN1〜QNmが導通可能状態と
なり入力の変化に応答するためである。
て、評価期間中に入力レベルが変化した場合の出力動作
について説明する。図１３にその動作説明図を示す。ク
ロックφがプリチャージレベルから評価レベルになると
（A点、B点）その時の入力レベルに応じて出力レベルは
前述したように図２の真理値で示すレベルとなる。その
後、評価期間中に入力レベルがHからLに変化した場合
（C点）では出力レベルに変化はない。これは、評価期
間開始時に入力がHレベルであると入力用トランジスタQ
N1〜QNmのドレイン部（NOR出力）がLレベルとなるため
である。すなわち、この場合、入力用トランジスタQNl
〜QNmが非導通状態となり入力の変化に応答しないため
である。一方、評価期間中に入力レベルがLからHに変化
した場合（D点）では出力レベルはHからLに変化する
（図中破線）。これは、評価期間開始時に入力がLレベ
ルであると入力用トランジスタQNl〜QNmのドレイン部
（NOR出力）がHレベルとなるためである。すなわち、こ
の場合、入力用トランジスタQN1〜QNmが導通可能状態と
なり入力の変化に応答するためである。
【００２８】次に、評価期間中に入力レベルが変化した
場合でも出力レベルが変化しない実施例について述べ
る。図１４に第９の実施例として示す。これは図１に示
す第１の実施例の回路にフイードバック用トランジスタ
（QNFL、QNFR）を設けた回路構成となっている。負荷部
Z1とQNFRのドレインが接続され（OR出力部）、QNFRのソ
ースと参照用トランジスタQNBのドレインが接続されて
いる。一方、負荷部Z2とQNFLのドレインが接続され（NO
R出力部）、QNFLのソースとｎMOS論理ブロックNBのドレ
イン部が接続されている。また、OR出力部がQNFLのゲー
トに接続され、他方のNOR出力部がQNFRのゲート及び参
照用トランジスタQNBのゲートに接続されている。その
他は第１の実施例と同構成である。本実施例の動作を図
13の動作説明図で説明する。評価期間中に入力レベルが
HからLに変化した場合（C点）では出力レベルは変化し
ない。これは、評価期間開始時に入力がHレベルである
とOR出力がHレベルとなるためこれをゲートで受けてい
るトランジスタQNFLは導通状態となり、入力用トランジ
スタQN1〜QNmのドレイン部がNOR出力と同じLレベルとな
るためである。すなわち、この場合、入力用トランジス
タQN1〜QNmが非導通状態となり入力の変化に応答しない
ためである。一方、評価期間中に入力レベルがLからHに
変化した場合（D点）も出力レベルは変化しない（図中
実線）。これは、評価期間開始時に入力がLレベルであ
るとOR出力がLレベルとなるためこれをゲートで受けて
いるトランジスタQNFLが非導通状態となるためである。
すなわち、この場合、入力用トランジスタQN1〜QNmが導
通・非導通いずれの状態であってもNOR出力レベルは入
力の変化に応答しない。
場合でも出力レベルが変化しない実施例について述べ
る。図１４に第９の実施例として示す。これは図１に示
す第１の実施例の回路にフイードバック用トランジスタ
（QNFL、QNFR）を設けた回路構成となっている。負荷部
Z1とQNFRのドレインが接続され（OR出力部）、QNFRのソ
ースと参照用トランジスタQNBのドレインが接続されて
いる。一方、負荷部Z2とQNFLのドレインが接続され（NO
R出力部）、QNFLのソースとｎMOS論理ブロックNBのドレ
イン部が接続されている。また、OR出力部がQNFLのゲー
トに接続され、他方のNOR出力部がQNFRのゲート及び参
照用トランジスタQNBのゲートに接続されている。その
他は第１の実施例と同構成である。本実施例の動作を図
13の動作説明図で説明する。評価期間中に入力レベルが
HからLに変化した場合（C点）では出力レベルは変化し
ない。これは、評価期間開始時に入力がHレベルである
とOR出力がHレベルとなるためこれをゲートで受けてい
るトランジスタQNFLは導通状態となり、入力用トランジ
スタQN1〜QNmのドレイン部がNOR出力と同じLレベルとな
るためである。すなわち、この場合、入力用トランジス
タQN1〜QNmが非導通状態となり入力の変化に応答しない
ためである。一方、評価期間中に入力レベルがLからHに
変化した場合（D点）も出力レベルは変化しない（図中
実線）。これは、評価期間開始時に入力がLレベルであ
るとOR出力がLレベルとなるためこれをゲートで受けて
いるトランジスタQNFLが非導通状態となるためである。
すなわち、この場合、入力用トランジスタQN1〜QNmが導
通・非導通いずれの状態であってもNOR出力レベルは入
力の変化に応答しない。
【００２９】以上、第１の実施例にフィードバック用ト
ランジスタ（QNFL、QNFR）を設けた場合について説明し
たが、第２〜第７の実施例においても、本実施例の場合
と同様にフィードバック用トランジスタ（QNFL、QNFR）
を設けることにより同様の効果が得られる。ただし、第
7の実施例ではフイードバック用トランジスタはpM0Sト
ランジスタを用いる。
ランジスタ（QNFL、QNFR）を設けた場合について説明し
たが、第２〜第７の実施例においても、本実施例の場合
と同様にフィードバック用トランジスタ（QNFL、QNFR）
を設けることにより同様の効果が得られる。ただし、第
7の実施例ではフイードバック用トランジスタはpM0Sト
ランジスタを用いる。
【００３０】以上、同期型の半導体論理回路の実施例に
ついて説明してきたが、上述の実施例の負荷部及び駆動
部には、それぞれ独立した信号φ1、φ2を入力しても上
述した実施例と同様の効果を有する半導体論理回路を得
ることができる。また、負荷部及び駆動部を抵抗などで
構成した半導体論理回路も同様である。
ついて説明してきたが、上述の実施例の負荷部及び駆動
部には、それぞれ独立した信号φ1、φ2を入力しても上
述した実施例と同様の効果を有する半導体論理回路を得
ることができる。また、負荷部及び駆動部を抵抗などで
構成した半導体論理回路も同様である。
【００３１】次に、図１５に本発明の第１０の実施例を
示す。本実施例では、この同期型半導体論理回路を半導
体メモリ、或は半導体集積回路のアドレスデコーダ回路
に適用する例を示す。図１５において、１０１はアドレ
スバッファ、２０１はデコーダであり共に本発明の回
路、N1〜N3はインバータ、A1,Amはアドレス入力、XB1〜
/XBmはバッファ出力線、XPD1〜XPDnはデコーダ出力線で
ある。アドレスバッファ１０１はクロックφ１で駆動さ
れ、デコーダ２０１はクロックφ２で駆動される。φ
１、φ２がＬレベル（プリチャージ期間）の時、全アド
レスバッファ、及び全デコーダの出力（ＯＲ及びＮＯ
Ｒ）は、Ｈレベルに充電される。従って、インバータN1
〜N3を介して全バッファの出力線XB1〜/XBm、及び全デ
コーダ出力線XPD1〜XPDnはＬレベルとなる。一方、φ
１、φ２がＨレベル（評価期間）の時、アドレスバッフ
ァ及びデコーダは活性化され、アドレス入力の電位レベ
ルに基づいてバッファ出力線XB1〜/XBmは、Ｈ及びＬレ
ベルとなる。そして、Ｌレベルのバッファ出力線のみを
入力とするデコーダ（１個）のＯＲ出力がＬレベルとな
り、インバータを介して１本のデコーダ出力線がＨレベ
ルとなり選択される。尚、クロックφ２を入力するタイ
ミングとしては、誤動作を防止するためにバッファ出力
線に信号が現れた後にＬレベルからＨレベルに変化させ
るタイミングである必要がある。本実施例によれば、ア
ドレスバッファ１０１によりアドレス入力に基づくＯＲ
及びＮＯＲ出力を同位相で得られることと、デコーダ２
０１は入力が多数でもnMOSトランジスタの縦積み段数が
２段であることにより、高速動作が可能である。また、
パルス幅の短い期間を評価期間、パルス幅の広い期間を
プリチャージ期間とするクロックφ１及びφ２を用いる
ことにより、サイクル時間の短縮に効果がある。これ
は、アドレスバッファとデコード回路の出力信号幅を狭
くすることができるためである。以上により、高速なア
ドレスデコード回路が得られる。尚、本実施例ではアド
レスバッファ及びデコーダの内、両方が本発明の同期型
半導体論理回路である例で説明した。しかし、バッファ
とデコーダの内、一方が本発明の同期型半導体論理回路
で、他方が一般に用いられているダイナミックＣＭＯＳ
論理回路、或はＣＭＯＳ及びＢｉＣＭＯＳの論理和回路
及び論理積回路及び否定回路で構成されてもよい。但
し、前者の方が動作が高速である。
示す。本実施例では、この同期型半導体論理回路を半導
体メモリ、或は半導体集積回路のアドレスデコーダ回路
に適用する例を示す。図１５において、１０１はアドレ
スバッファ、２０１はデコーダであり共に本発明の回
路、N1〜N3はインバータ、A1,Amはアドレス入力、XB1〜
/XBmはバッファ出力線、XPD1〜XPDnはデコーダ出力線で
ある。アドレスバッファ１０１はクロックφ１で駆動さ
れ、デコーダ２０１はクロックφ２で駆動される。φ
１、φ２がＬレベル（プリチャージ期間）の時、全アド
レスバッファ、及び全デコーダの出力（ＯＲ及びＮＯ
Ｒ）は、Ｈレベルに充電される。従って、インバータN1
〜N3を介して全バッファの出力線XB1〜/XBm、及び全デ
コーダ出力線XPD1〜XPDnはＬレベルとなる。一方、φ
１、φ２がＨレベル（評価期間）の時、アドレスバッフ
ァ及びデコーダは活性化され、アドレス入力の電位レベ
ルに基づいてバッファ出力線XB1〜/XBmは、Ｈ及びＬレ
ベルとなる。そして、Ｌレベルのバッファ出力線のみを
入力とするデコーダ（１個）のＯＲ出力がＬレベルとな
り、インバータを介して１本のデコーダ出力線がＨレベ
ルとなり選択される。尚、クロックφ２を入力するタイ
ミングとしては、誤動作を防止するためにバッファ出力
線に信号が現れた後にＬレベルからＨレベルに変化させ
るタイミングである必要がある。本実施例によれば、ア
ドレスバッファ１０１によりアドレス入力に基づくＯＲ
及びＮＯＲ出力を同位相で得られることと、デコーダ２
０１は入力が多数でもnMOSトランジスタの縦積み段数が
２段であることにより、高速動作が可能である。また、
パルス幅の短い期間を評価期間、パルス幅の広い期間を
プリチャージ期間とするクロックφ１及びφ２を用いる
ことにより、サイクル時間の短縮に効果がある。これ
は、アドレスバッファとデコード回路の出力信号幅を狭
くすることができるためである。以上により、高速なア
ドレスデコード回路が得られる。尚、本実施例ではアド
レスバッファ及びデコーダの内、両方が本発明の同期型
半導体論理回路である例で説明した。しかし、バッファ
とデコーダの内、一方が本発明の同期型半導体論理回路
で、他方が一般に用いられているダイナミックＣＭＯＳ
論理回路、或はＣＭＯＳ及びＢｉＣＭＯＳの論理和回路
及び論理積回路及び否定回路で構成されてもよい。但
し、前者の方が動作が高速である。
【００３２】一方、バッファとデコーダが一般に用いら
れているダイナミックＣＭＯＳ論理回路、或は、ＣＭＯ
Ｓ及びＢｉＣＭＯＳの論理和回路及び論理積回路及び否
定回路で構成されている場合でも、バッファとデコーダ
に前述のようにクロックφ１及びφ２を用いるならば、
前述のようにサイクル時間の短縮に効果がある。但し、
前者の方が高速である。
れているダイナミックＣＭＯＳ論理回路、或は、ＣＭＯ
Ｓ及びＢｉＣＭＯＳの論理和回路及び論理積回路及び否
定回路で構成されている場合でも、バッファとデコーダ
に前述のようにクロックφ１及びφ２を用いるならば、
前述のようにサイクル時間の短縮に効果がある。但し、
前者の方が高速である。
【００３３】次に、図１６に本発明の第１１の実施例を
示す。本実施例は冗長ワード線、或は冗長ビット線を選
択するための冗長用アドレスデコーダ回路に適用した例
を示す。回路構成は、第１０の実施例（図１５）に３０
１、３０２のパストランジスタ回路が付加された構成で
ある。３０１は、インバータN4で駆動されるpMOSトラン
ジスタQPPとnMOSトランジスタQNPから成る２組のパスト
ランジスタ回路で構成されており、バッファ出力線の信
号をデコーダの入力に伝送する回路である。例えば、ア
ドレスバッファの出力線（XB1,/XB1）のどちらの信号を
デコーダに伝送するかを、冗長アドレス信号RA1で制御
する。他のアドレス信号Amと冗長信号RAmの関係も同様
である。従って、アドレス信号A1,Amが救済すべきアド
レスとなった時に、全パストランジスタ回路の出力にＬ
レベルが伝送されるように冗長アドレス信号RA1,RAmを
セットしておく。この場合、冗長用デコーダ２０１が選
択され、冗長用デコーダ線RXPDがＨレベルとなる。ここ
で、冗長用デコーダの入力タイミングは、前記第１０の
実施例の場合よりパストランジスタ回路３０１を経由す
る分だけ遅れ、入力とクロックφ２とのタイミングマー
ジンが減少することは明らかである。このため、クロッ
クφ２は１組のパストランジスタ回路３０２を経由さ
せ、クロックφ２Ｂとして冗長用デコーダを活性化して
いる。３０２が３０１のダミー回路である場合、冗長用
デコーダ入力とクロックφ２Ｂのタイミングマージン
は、前記第１０の実施例の場合と同等となり動作が安定
になる。以上、本実施例においても前記第１０の実施例
と同様に高速なアドレスデコーダ回路が得られる。
示す。本実施例は冗長ワード線、或は冗長ビット線を選
択するための冗長用アドレスデコーダ回路に適用した例
を示す。回路構成は、第１０の実施例（図１５）に３０
１、３０２のパストランジスタ回路が付加された構成で
ある。３０１は、インバータN4で駆動されるpMOSトラン
ジスタQPPとnMOSトランジスタQNPから成る２組のパスト
ランジスタ回路で構成されており、バッファ出力線の信
号をデコーダの入力に伝送する回路である。例えば、ア
ドレスバッファの出力線（XB1,/XB1）のどちらの信号を
デコーダに伝送するかを、冗長アドレス信号RA1で制御
する。他のアドレス信号Amと冗長信号RAmの関係も同様
である。従って、アドレス信号A1,Amが救済すべきアド
レスとなった時に、全パストランジスタ回路の出力にＬ
レベルが伝送されるように冗長アドレス信号RA1,RAmを
セットしておく。この場合、冗長用デコーダ２０１が選
択され、冗長用デコーダ線RXPDがＨレベルとなる。ここ
で、冗長用デコーダの入力タイミングは、前記第１０の
実施例の場合よりパストランジスタ回路３０１を経由す
る分だけ遅れ、入力とクロックφ２とのタイミングマー
ジンが減少することは明らかである。このため、クロッ
クφ２は１組のパストランジスタ回路３０２を経由さ
せ、クロックφ２Ｂとして冗長用デコーダを活性化して
いる。３０２が３０１のダミー回路である場合、冗長用
デコーダ入力とクロックφ２Ｂのタイミングマージン
は、前記第１０の実施例の場合と同等となり動作が安定
になる。以上、本実施例においても前記第１０の実施例
と同様に高速なアドレスデコーダ回路が得られる。
【００３４】次に、図１７に本発明の第１２の実施例を
示す。本実施例は、前記の冗長用デコーダ２０１に、救
済するか否かの機能を付加した実施例である。図１６に
示す冗長用デコーダ２０１にnMOSトランジスタQNRを入
力用トランジスタQN1〜QNmと並列に接続した構成であ
る。救済する時は、トランジスタQNRのゲート電位RAXを
Ｌレベルに制御する。この時、冗長用デコーダ線RXPDは
入力IN1〜INmが救済すべきアドレスの場合、選択のＨレ
ベルとなり、救済すべきアドレスでない場合、非選択の
Ｌレベルとなる。一方、救済しない時は、トランジスタ
QNRのゲート電位RAXをＨレベルに制御する。この時、冗
長用デコーダ線RXPDは入力IN1〜INmに無関係に常に非選
択のＬレベルとなる。この結果、次段の回路が不必要に
動作することを防止でき、消費電力が低減される。
示す。本実施例は、前記の冗長用デコーダ２０１に、救
済するか否かの機能を付加した実施例である。図１６に
示す冗長用デコーダ２０１にnMOSトランジスタQNRを入
力用トランジスタQN1〜QNmと並列に接続した構成であ
る。救済する時は、トランジスタQNRのゲート電位RAXを
Ｌレベルに制御する。この時、冗長用デコーダ線RXPDは
入力IN1〜INmが救済すべきアドレスの場合、選択のＨレ
ベルとなり、救済すべきアドレスでない場合、非選択の
Ｌレベルとなる。一方、救済しない時は、トランジスタ
QNRのゲート電位RAXをＨレベルに制御する。この時、冗
長用デコーダ線RXPDは入力IN1〜INmに無関係に常に非選
択のＬレベルとなる。この結果、次段の回路が不必要に
動作することを防止でき、消費電力が低減される。
【００３５】次に、図１８に本発明の第１３の実施例を
示す。本実施例は、複数の入力信号の中から１つの信号
を取出すセレクタ回路を示す。２０２は本発明の論理回
路、３０３はパストランジスタQPPおよびQNPとインバー
タN5とフローティング防止用トランジスタQNSから成る
パストランジスタ回路であり、S1はセレクタ信号であ
る。本実施例では、該パストランジスタ回路が複数設け
られ、その各出力が本発明の論理回路２０２の各入力に
接続されている構成を示している。該パストランジスタ
回路の動作を説明する。セレクタ信号S1がLレベルの場
合、パストランジスタQPP及びQNPは非導通となるため、
入力信号IN1が出力OUT1へ伝播されない。さらに、フロ
ーティング防止用トランジスタQNSは、インバータN5を
介してＨレベルに駆動されるため導通となり、出力OUT1
はＬレベルに保たれる。一方、セレクタ信号S1がＨレベ
ルの場合、フローティング防止用トランジスタQNSは、
インバータN5を介してＬレベルに駆動されるため非導通
となり、さらにパストランジスタQPP及びQNPは導通とな
るため、入力信号IN1が出力OUT1へ伝播される。従っ
て、S1〜Smの各セレクタ信号で制御される複数のパスト
ランジスタの内、例えば、セレクタ信号S1のみがＨレベ
ルで他のセレクタ信号の全てがＬレベルの場合、論理回
路２０２の出力（OR及びNOR）には、セレクタ信号S1で
得られるパストランジスタ回路の出力OUT1に対応する出
力が得られる。論理回路２０２の活性化信号Snは毎サイ
クル入力されるクロック信号、或は活性化する時のみ入
力されるセレクタ信号のいずれでもよい。また、論理回
路２０２は一般の論理回路、或は論理積回路、或はセン
ス回路でもよいが、前述の様に、論理回路２０２は入力
が多数でもnMOSトランジスタの縦積み段数が２段の構成
であるため、高速なセレクタ回路が得られる。
示す。本実施例は、複数の入力信号の中から１つの信号
を取出すセレクタ回路を示す。２０２は本発明の論理回
路、３０３はパストランジスタQPPおよびQNPとインバー
タN5とフローティング防止用トランジスタQNSから成る
パストランジスタ回路であり、S1はセレクタ信号であ
る。本実施例では、該パストランジスタ回路が複数設け
られ、その各出力が本発明の論理回路２０２の各入力に
接続されている構成を示している。該パストランジスタ
回路の動作を説明する。セレクタ信号S1がLレベルの場
合、パストランジスタQPP及びQNPは非導通となるため、
入力信号IN1が出力OUT1へ伝播されない。さらに、フロ
ーティング防止用トランジスタQNSは、インバータN5を
介してＨレベルに駆動されるため導通となり、出力OUT1
はＬレベルに保たれる。一方、セレクタ信号S1がＨレベ
ルの場合、フローティング防止用トランジスタQNSは、
インバータN5を介してＬレベルに駆動されるため非導通
となり、さらにパストランジスタQPP及びQNPは導通とな
るため、入力信号IN1が出力OUT1へ伝播される。従っ
て、S1〜Smの各セレクタ信号で制御される複数のパスト
ランジスタの内、例えば、セレクタ信号S1のみがＨレベ
ルで他のセレクタ信号の全てがＬレベルの場合、論理回
路２０２の出力（OR及びNOR）には、セレクタ信号S1で
得られるパストランジスタ回路の出力OUT1に対応する出
力が得られる。論理回路２０２の活性化信号Snは毎サイ
クル入力されるクロック信号、或は活性化する時のみ入
力されるセレクタ信号のいずれでもよい。また、論理回
路２０２は一般の論理回路、或は論理積回路、或はセン
ス回路でもよいが、前述の様に、論理回路２０２は入力
が多数でもnMOSトランジスタの縦積み段数が２段の構成
であるため、高速なセレクタ回路が得られる。
【００３６】上記実施例は、ＭＯＳを使った回路を例に
挙げたが、他の構造（ショットキー型やジャンクション
型）のＦＥＴ（電界効果トランジスタ：Field Effect T
ransister）を用いてもかまわない。なお、ＭＯＳトラ
ンジスタを用いた場合、その絶縁膜により、ゲート入力
の直流分を無くすことができる。
挙げたが、他の構造（ショットキー型やジャンクション
型）のＦＥＴ（電界効果トランジスタ：Field Effect T
ransister）を用いてもかまわない。なお、ＭＯＳトラ
ンジスタを用いた場合、その絶縁膜により、ゲート入力
の直流分を無くすことができる。
【００３７】
【発明の効果】本実施例によれば図１、図４〜図１０に
示す第１〜第７の実施例に示すスイッチ部SWと、負荷部
Z1、Z2と、駆動部DVを各々組み合わせて用いることによ
り、相補入力が不要で２線式論理につきものの複雑さ、
及び、使い勝手の悪さが無く、また、入力数が幾つであ
ってもMOSトランジスタの縦積み段数が、駆動用MOSトラ
ンジスタと入力トランジスタの２段（或いは、駆動用MO
Sトランジスタと参照用MOSトランジスタの２段）である
ため、例えば入力数が２つ以上で縦積み段数が２段以上
となるCMOS論理回路やパストランジスタ論理回路より基
本的に高速な半導体論理回路を得ることができる。
示す第１〜第７の実施例に示すスイッチ部SWと、負荷部
Z1、Z2と、駆動部DVを各々組み合わせて用いることによ
り、相補入力が不要で２線式論理につきものの複雑さ、
及び、使い勝手の悪さが無く、また、入力数が幾つであ
ってもMOSトランジスタの縦積み段数が、駆動用MOSトラ
ンジスタと入力トランジスタの２段（或いは、駆動用MO
Sトランジスタと参照用MOSトランジスタの２段）である
ため、例えば入力数が２つ以上で縦積み段数が２段以上
となるCMOS論理回路やパストランジスタ論理回路より基
本的に高速な半導体論理回路を得ることができる。
【００３８】図１９は、（Ａ）（Ｂ）（Ｃ）が従来技術
の論理回路を、（Ｄ）が本願発明の論理回路を示す。図
２０に示すように、図１９の（Ｄ）で示される本願発明
の回路構成は、nＭＯＳ縦積み段数が２段でよく、入力
容量が小さく、出力極性が両極性を得ることができ、相
補入力が不要ということで、高速動作が可能であり使い
やすい論理回路といえる。
の論理回路を、（Ｄ）が本願発明の論理回路を示す。図
２０に示すように、図１９の（Ｄ）で示される本願発明
の回路構成は、nＭＯＳ縦積み段数が２段でよく、入力
容量が小さく、出力極性が両極性を得ることができ、相
補入力が不要ということで、高速動作が可能であり使い
やすい論理回路といえる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第１の実施例の真理値を示す図であ
る。
る。
【図３】従来例を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の第２の実施例の真理値を示す図であ
る。
る。
【図６】本発明の第３の実施例を示す図である。
【図７】本発明の第４の実施例を示す図である。
【図８】本発明の第５の実施例を示す図である。
【図９】本発明の第６の実施例を示す図である。
【図１０】本発明の第７の実施例を示す図である。
【図１１】本発明の第７の実施例の真理値を示す図であ
る。
る。
【図１２】本発明の第８の実施例を示す図である。
【図１３】本発明の第１の実施例の動作説明図である。
【図１４】本発明の第９の実施例を示す図である。
【図１５】本発明の第１０の実施例を示す図である。
【図１６】本発明の第１１の実施例を示す図である。
【図１７】本発明の第１２の実施例を示す図である。
【図１８】本発明の第１３の実施例を示す図である。
【図１９】（Ａ）は従来のスタティックＣＭＯＳを用い
た論理回路、（Ｂ）は従来のダイナミックＣＭＯＳを用
いた論理回路、（Ｃ）は従来のダイナミックＣＶＳＬを
用いた論理回路、（Ｄ）は本発明を用いた論理回路を示
す図である。
た論理回路、（Ｂ）は従来のダイナミックＣＭＯＳを用
いた論理回路、（Ｃ）は従来のダイナミックＣＶＳＬを
用いた論理回路、（Ｄ）は本発明を用いた論理回路を示
す図である。
【図２０】図２０は、図１９の（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）の論理回路の比較図である。
（Ｃ）、（Ｄ）の論理回路の比較図である。
φ クロック信号、 IN1〜INm 入力、 Q,/Q 出力、 VBB 参照電位、 NB nMOS論理ブロック、 SW スイッチ部、 Z1,Z2 負荷部、 DV 駆動部、 QN1〜QNm 入力用nMOSトランジスタ、 QNB 参照用nMOSトランジスタ、 QN11 駆動用nMOSトランジスタ、 QP1 プリチャージ用pMOSトランジスタ、 QP2,QP11 プルアップ用pMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 花輪 誠 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 益田 昇 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金子 憲二 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体事業部内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/096
Claims (25)
- 【請求項１】一方の電源電位と第１の結節点との間に設
けられ制御信号で駆動される第１の負荷と、 該一方の電源電位と第２の結節点との間に設けられ該制
御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ、複
数の入力信号に応じて上記第１の結節点と上記第３の結
節点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と他方の電源電位との間に設けられ上
記制御信号に応じて上記論理回路と上記参照用電界効果
トランジスタとを駆動する駆動回路と、 を有する半導体論理回路であって、 上記駆動回路は、その出力が上記第３の結節点に接続さ
れるインバータ回路で構成されていることを特徴とする
半導体論理回路。 - 【請求項２】上記第１の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第1のプリチャージ用電界効果トランジスタ
と、及び、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記第２の結節点
に接続される第1のプルアップ用電界効果トランジスタ
と、を有し、 上記第２の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第２のプリチャージ用電界効果トランジスタ
と、及び、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記第１の結節点
に接続される第２のプルアップ用電界効果トランジスタ
と、 を有する請求項１記載の半導体論理回路。 - 【請求項３】一方の電源電位と第１の結節点との間に設
けられ制御信号で駆動される第１の負荷と、 上記一方の電源電位と第２の結節点との間に設けられ上
記制御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と上記第３の結節
点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、 上記第３の結節点と他方の電源電位との間に設けられ上
記制御信号に応じて上記論理回路と上記参照用電界効果
トランジスタとを駆動する駆動回路と、 ソース・ドレイン経路が上記第１の結節点と上記論理回
路との間に設けられ、ゲートが上記第２の結節点に接続
される第1の帰還用電界効果トランジスタと、 ソース・ドレイン経路が上記第２の結節点と上記参照用
電界効果トランジスタとの間に設けられ、ゲートが上記
第１の結節点に接続される第２の帰還用電界効果トラン
ジスタと、 を有することを特徴とする半導体論理回路。 - 【請求項４】上記第１の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第1のプリチャージ用電界効果トランジスタ
と、及び、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記第２の結節点
に接続される第1のプルアップ用電界効果トランジスタ
と、を有し、 上記第２の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第２のプリチャージ用電界効果トランジスタ
と、及び、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記第１の結節点
に接続される第２のプルアップ用電界効果トランジスタ
と、 を有する請求項３記載の半導体論理回路。 - 【請求項５】上記入力信号は、第１の入力信号と第２の
入力信号とを有し、 上記論理回路は、該第１の入力信号をゲートで受ける第
１の電界効果トランジスタと、該第２の入力信号をゲー
トで受ける第２の電界効果トランジスタとを有し、 上記第１の電界効果トランジスタのソース及びドレイン
が、上記第２の電界効果トランジスタのソース及びドレ
インに各々接続されて並列接続される、 請求項３記載の半導体論理回路。 - 【請求項６】一方の電源電位と第１の結節点との間に設
けられ制御信号で駆動される第１の負荷と、 該一方の電源電位と第２の結節点との間に設けられ上記
制御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と上記第３の結節
点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と他方の電源電位との間に設けられ、
上記制御信号に応じて上記論理回路と上記参照用電界効
果トランジスタとを駆動する駆動回路と、を有する半導
体論理回路であって、 上記入力信号は、第１の入力信号と第２の入力信号とを
有し、 上記論理回路は、上記第１の入力信号をゲートで受ける
第１の電界効果トランジスタと、上記第２の入力信号を
ゲートで受ける第２の電界効果トランジスタとを有し、 該第１の電界効果トランジスタのソースが、該第２の電
界効果トランジスタのドレインに接続されて直列接続さ
れて成ることを特徴とする半導体論理回路。 - 【請求項７】上記第１の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第1のプリチャージ用電界効果トランジスタ
と、 ソース・ドレイン経路が上記一方の電源電位と上記第１
の結節点との間に設けられ、ゲートが上記第２の結節点
に接続される第1のプルアップ用電界効果トランジスタ
とを有し、 上記第２の負荷は、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記制御信号に接
続される第２のプリチャージ用電界効果トランジスタ
と、及び、 ソース・ドレイン経路が上記一方の電源電位と上記第２
の結節点との間に設けられ、ゲートが上記第１の結節点
に接続される第２のプルアップ用電界効果トランジスタ
とを有する、 請求項６記載の半導体論理回路。 - 【請求項８】一方の電源電位と第１の結節点との間に設
けられる第１の負荷と、 該一方の電源電位と第２の結節点との間に設けられる第
２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と上記第３の結節
点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と他方の電源電位との間に設けられ、
制御信号に応じて上記論理回路と上記参照用電界効果ト
ランジスタとを駆動する駆動回路と、 を有することを特徴とする半導体論理回路。 - 【請求項９】入力信号に基づき真及びその相補信号を出
力するバッファ回路と、該バッファ回路の出力に基づき
デコードされるデコーダ回路とを有する半導体集積回路
であって、 上記バッファ回路、又は上記バッファ回路とデコーダ回
路の両方が、 以下の（１）〜（５）から構成される半導体論理回路を
有することを特徴とする半導体集積回路； （１）一方の電源電位と第１の結節点との間に設けられ
制御信号で駆動される第１の負荷、 （２）該一方の電源電位と第２の結節点との間に設けら
れ上記制御信号で駆動される第２の負荷、 （３）上記第１の結節点と第３の結節点との間に設けら
れ複数の入力信号に応じて上記第１の結節点と第３の結
節点とを電気的に接続する論理回路、 （４）ソース・ドレイン経路が上記第２の結節点と第３
の結節点との間に設けられ、ゲートが第１の結節点に接
続される参照用電界効果トランジスタ、及び、 （５）上記第３の結節点と他方の電源電位との間に設け
られ上記制御信号に応じて上記論理回路と参照用電界効
果トランジスタとを駆動する駆動回路。 - 【請求項１０】入力信号に基づき真及びその相補信号を
出力するバッファ回路と、該バッファ回路の出力に基づ
きデコードされるデコーダ回路とを有する半導体集積回
路であって、 上記バッファ回路とデコーダ回路のいずれか一方、又は
該バッファ回路とデコーダ回路の両方が、以下の（１）
〜（７）から構成される半導体論理回路を有することを
特徴とする半導体集積回路； （１）一方の電源電位と第１の結節点との間に設けられ
制御信号で駆動される第１の負荷、 （２）該一方の電源電位と第２の結節点との間に設けら
れ上記制御信号で駆動される第２の負荷、 （３）上記第１の結節点と第３の結節点との間に設けら
れ複数の入力信号に応じて上記第１の結節点と第３の結
節点とを電気的に接続する論理回路、 （４）ソース・ドレイン経路が上記第２の結節点と第３
の結節点との間に設けられ、ゲートが第１の結節点に接
続される参照用電界効果トランジスタ、 （５）上記第３の結節点と他方の電源電位との間に設け
られ上記制御信号に応じて上記論理回路と参照用電界効
果トランジスタとを駆動する駆動回路、 （６）ソース・ドレイン経路が上記第１の結節点と論理
回路との間に設けられ、ゲートが第２の結節点に接続さ
れる第1の帰還用電界効果トランジスタ、及び、 （７）ソース・ドレイン経路が上記第２の結節点と参照
用電界効果トランジスタとの間に設けられ、ゲートが上
記第１の結節点に接続される第２の帰還用電界効果トラ
ンジスタ。 - 【請求項１１】上記バッファ回路から真及びその相補信
号を受け、セレクタ信号により上記真かその相補信号の
何れかを、上記デコーダ回路へ出力する第１の論理回路
と、 上記デコーダ回路を活性化する制御信号を出力し該第１
の論理回路のダミー機能を有するダミー回路と、 のうち何れか一方、又は両方の回路を有する請求項９記
載の半導体集積回路。 - 【請求項１２】上記バッファ回路から真及びその相補信
号を受け、セレクタ信号により上記真かその相補信号の
何れかを、上記デコーダ回路へ出力する第１の論理回路
と、 上記デコーダ回路を活性化する制御信号を出力し該第１
の論理回路のダミー機能を有するダミー回路と、 のうち何れか一方、又は両方の回路を有する請求項１０
記載の半導体集積回路。 - 【請求項１３】上記バッファ回路は、第１の制御信号で
プリチャージ状態及び評価状態に制御され、上記デコー
ダ回路が第２の制御信号でプリチャージ状態及び評価状
態に制御される請求項９記載の半導体集積回路。 - 【請求項１４】一方の電源電位と第１の結節点との間に
設けられ制御信号で駆動される第１の負荷と、 該一方の電源電位と第２の結節点との間に設けられ上記
制御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と上記第３の結節
点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、 上記第３の結節点と他方の電源電位との間に設けられ上
記制御信号に応じて上記論理回路と上記参照用電界効果
トランジスタとを駆動する駆動回路と、 上記論理回路の入力信号を供給する選択回路とを有し、 該選択回路は、セレクト信号で選択／非選択状態に制御
され、選択状態では該選択回路の入力信号に基づく信号
を出力し、非選択状態では該出力された信号を上記他方
の電源電位又は非選択状態になる直前の電位に保持する
回路を有することを特徴とする半導体集積回路。 - 【請求項１５】上記選択回路は、パストランジスタ回
路、或いはＣＭＯＳ及びＢｉＣＭＯＳの論理和回路及び
論理積回路及びセンス回路を有する請求項１４記載の半
導体集積回路。 - 【請求項１６】一方の電源電位と第１の結節点との間に
設けられ制御信号で駆動される第１の負荷と、 上記一方の電源電位と第２の結節点との間に設けられ上
記制御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と第３の結節点と
を電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、 上記第３の結節点と他方の電源電位との間に設けられ上
記制御信号に応じて上記論理回路と上記参照用電界効果
トランジスタとを駆動する駆動回路と、 ソース・ドレイン経路が上記第１の結節点と上記論理回
路との間に設けられ、ゲートが上記第２の結節点に接続
される第1の帰還用電界効果トランジスタと、 ソース・ドレイン経路が上記第２の結節点と上記参照用
電界効果トランジスタとの間に設けられ、ゲートが上記
第１の結節点に接続される第２の帰還用電界効果トラン
ジスタと、 上記論理回路の入力信号を供給する選択回路とを有し、 該選択回路は、セレクト信号で選択／非選択状態に制御
され、選択状態では該選択回路の入力信号に基づき選択
された信号を出力し、非選択状態では該出力された信号
を上記他方の電源電位又は非選択状態になる直前の電位
に保持する回路を有することを特徴とする半導体集積回
路。 - 【請求項１７】上記選択回路は、パストランジスタ回
路、或いはＣＭＯＳ及びＢｉＣＭＯＳの論理和回路及び
論理積回路及びセンス回路を有する請求項１６記載の半
導体集積回路。 - 【請求項１８】上記駆動回路は、その出力が上記第３の
結節点に接続されるインバータ回路で構成されている請
求項３記載の半導体論理回路。 - 【請求項１９】上記電界効果トランジスタが、ＭＯＳ構
造の電界効果トランジスタで成る請求項１記載の半導体
論理回路。 - 【請求項２０】上記電界効果トランジスタが、ＭＯＳ構
造の電界効果トランジスタで成る請求項３記載の半導体
論理回路。 - 【請求項２１】一方の電源電位と第１の結節点との間に
設けられ制御信号で駆動される第１の負荷と、 該一方の電源電位と第２の結節点との間に設けられ上記
制御信号で駆動される第２の負荷と、 上記第１の結節点と第３の結節点との間に設けられ複数
の入力信号に応じて上記第１の結節点と上記第３の結節
点とを電気的に接続する論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に設けられ、ゲートが上記第１の結節点に
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と他方の電源電位との間に設けられ上
記制御信号に応じて上記論理回路と上記参照用電界効果
トランジスタとを駆動する駆動回路と、 を有する半導体論理回路であって、 上記論理回路は、ソース・ドレイン経路が上記第１の結
節点と上記第３の結節点との間に設けられ、ゲートに上
記入力信号が接続される1個の電界効果トランジスタを
有することを特徴とする半導体論理回路。 - 【請求項２２】上記論理回路は、ソース・ドレイン経路
が上記第1の帰還用電界効果トランジスタのソースと第
３の結節点との間に設けられ、ゲートに上記入力信号が
接続される1個の電界効果トランジスタを有する請求項
３記載の半導体論理回路。 - 【請求項２３】上記バッファ回路が第１の制御信号でプ
リチャージ状態及び評価状態に制御され、上記デコーダ
回路が第２の制御信号でプリチャージ状態及び評価状態
に制御される請求項１０記載の半導体集積回路。 - 【請求項２４】上記入力信号は、第１の入力信号と第２
の入力信号とを有し、 上記論理回路は、上記第１の入力信号をゲートで受ける
第１の電界効果トランジスタと、上記第２の入力信号を
ゲートで受ける第２の電界効果トランジスタとを有し、 上記第１の電界効果トランジスタのソースが、第２の電
界効果トランジスタのドレインに接続されて直列接続さ
れて成る請求項３記載の半導体論理回路。 - 【請求項２５】上記入力信号は、第１の入力信号と第２
の入力信号とを有し上記論理回路は、上記第１の入力信
号をゲートで受ける第１の電界効果トランジスタと、上
記第２の入力信号をゲートで受ける第２の電界効果トラ
ンジスタとを有し、 上記第１の電界効果トランジスタのソース及びドレイン
が、第２の電界効果トランジスタのソース及びドレイン
に各々接続されて並列接続される請求項１記載の半導体
論理回路。
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