JPH05167432A - 論理回路 - Google Patents
論理回路Info
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- JPH05167432A JPH05167432A JP3328618A JP32861891A JPH05167432A JP H05167432 A JPH05167432 A JP H05167432A JP 3328618 A JP3328618 A JP 3328618A JP 32861891 A JP32861891 A JP 32861891A JP H05167432 A JPH05167432 A JP H05167432A
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Abstract
(57)【要約】
【目的】 ダイナミック型論理回路において、プリチャ
ージ信号を停止することによって出力信号の“Ｈ”レベ
ルデータが失われることを的確に防止する。 【構成】 プリチャージ信号φｂが“Ｈ”となってＮＭ
ＯＳ２３がオンすると、ノードＮ11が“Ｌ”となり、Ｐ
ＭＯＳ２２がオンしてノードＮ12が“Ｈ”となる。する
と、ＰＭＯＳ２１がオフすると共にＮＭＯＳ２４がオン
し、Ｎ12が“Ｈ”にプリチャージされる。このＮ12の
“Ｈ”は、複数の入力信号Ｉi （ｉ＝１，２，…，ｎ）
がすべて“Ｌ”でＮＭＯＳ１５i （１，２，…，ｎ）が
すべてオフの場合でも、該Ｎ12が“Ｈ”に保持される。
そのため、プリチャージ信号φａ，φｂを停止しても、
出力信号ＯＵＴの“Ｈ”レベルデータが失われない。
ージ信号を停止することによって出力信号の“Ｈ”レベ
ルデータが失われることを的確に防止する。 【構成】 プリチャージ信号φｂが“Ｈ”となってＮＭ
ＯＳ２３がオンすると、ノードＮ11が“Ｌ”となり、Ｐ
ＭＯＳ２２がオンしてノードＮ12が“Ｈ”となる。する
と、ＰＭＯＳ２１がオフすると共にＮＭＯＳ２４がオン
し、Ｎ12が“Ｈ”にプリチャージされる。このＮ12の
“Ｈ”は、複数の入力信号Ｉi （ｉ＝１，２，…，ｎ）
がすべて“Ｌ”でＮＭＯＳ１５i （１，２，…，ｎ）が
すべてオフの場合でも、該Ｎ12が“Ｈ”に保持される。
そのため、プリチャージ信号φａ，φｂを停止しても、
出力信号ＯＵＴの“Ｈ”レベルデータが失われない。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ（以下、ＣＭＯＳという）等で構成される多入力の
ＮＡＮＤ回路、ＮＯＲ回路等といった論理回路に関する
ものである。
スタ（以下、ＣＭＯＳという）等で構成される多入力の
ＮＡＮＤ回路、ＮＯＲ回路等といった論理回路に関する
ものである。
【０００２】
【従来の技術】図３は、論理回路の１つである従来のダ
イナミック型ＮＡＮＤ回路の一構成例を示す回路図であ
る。このダイナミック型ＮＡＮＤ回路は、ＣＭＯＳで構
成されるもので、複数の入力信号Ｉi （ｉ＝１，２，
…，ｎ）をそれぞれ入力する入力端子１i （ｉ＝１，
２，…，ｎ）と、出力信号ＯＵＴを出力する出力端子２
と、正相のプリチャージ信号φａによりゲート制御され
るプリチャージ用のＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）３およびＮチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯＳという）４と、ゲート側
が各入力端子１i にそれぞれ接続された複数の論理用Ｎ
ＭＯＳ５i （ｉ＝１，２，…，ｎ）とを、備えている。
電源電位Ｖｃｃと出力端子２に接続されたノードＮ1 と
の間には、ＰＭＯＳ３が接続され、該ノードＮ1 と接地
電位Ｖｓｓとの間に、ＮＭＯＳ５i およびＮＭＯＳ４が
直列接続されている。なお、図３中のＮ2 〜Ｎn+1 は、
各ＮＭＯＳ５i （ｉ＝１，２，…，ｎ），４間のノード
である。
イナミック型ＮＡＮＤ回路の一構成例を示す回路図であ
る。このダイナミック型ＮＡＮＤ回路は、ＣＭＯＳで構
成されるもので、複数の入力信号Ｉi （ｉ＝１，２，
…，ｎ）をそれぞれ入力する入力端子１i （ｉ＝１，
２，…，ｎ）と、出力信号ＯＵＴを出力する出力端子２
と、正相のプリチャージ信号φａによりゲート制御され
るプリチャージ用のＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）３およびＮチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯＳという）４と、ゲート側
が各入力端子１i にそれぞれ接続された複数の論理用Ｎ
ＭＯＳ５i （ｉ＝１，２，…，ｎ）とを、備えている。
電源電位Ｖｃｃと出力端子２に接続されたノードＮ1 と
の間には、ＰＭＯＳ３が接続され、該ノードＮ1 と接地
電位Ｖｓｓとの間に、ＮＭＯＳ５i およびＮＭＯＳ４が
直列接続されている。なお、図３中のＮ2 〜Ｎn+1 は、
各ＮＭＯＳ５i （ｉ＝１，２，…，ｎ），４間のノード
である。
【０００３】図４は、図３の動作を示すタイミングチャ
ートであり、この図を参照しつつ、図３の動作を説明す
る。まず、プリチャージ信号φａが“Ｌ”レベルとな
り、ＰＭＯＳ３がオン、ＮＭＯＳ４がオフとなり、出力
信号ＯＵＴが“Ｈ”レベルに充電される。このとき、例
えば入力信号Ｉi （ｉ＝１，２，…，ｎ）がすべて
“Ｈ”レベルの場合には、各ノードＮj （ｊ＝１，２，
…，ｎ＋１）が“Ｈ”レベルに充電される。
ートであり、この図を参照しつつ、図３の動作を説明す
る。まず、プリチャージ信号φａが“Ｌ”レベルとな
り、ＰＭＯＳ３がオン、ＮＭＯＳ４がオフとなり、出力
信号ＯＵＴが“Ｈ”レベルに充電される。このとき、例
えば入力信号Ｉi （ｉ＝１，２，…，ｎ）がすべて
“Ｈ”レベルの場合には、各ノードＮj （ｊ＝１，２，
…，ｎ＋１）が“Ｈ”レベルに充電される。
【０００４】次に、プリチャージ信号φａが“Ｈ”レベ
ルとなり、ＰＭＯＳ３がオフ、ＮＭＯＳ４がオンとなっ
て各ノードＮj （ｊ＝１，２，…，ｎ＋１）の電荷がす
べて接地電位Ｖｓｓ側へ放電されると、出力信号ＯＵＴ
が“Ｌ”レベルに変化する。また、入力信号Ｉi （ｉ＝
１，２，…，ｎ）のうち、１つ以上の入力信号が“Ｌ”
レベルの場合には、縦続接続されたＮＭＯＳ５i （ｉ＝
１，２，…，ｎ）のうち、１個以上がオフとなる。その
ため、プリチャージ信号φａが“Ｈ”レベルとなって
も、少なくともノードＮ1 の電荷に変化がなく、出力信
号ＯＵＴが“Ｈ”レベルを保持する。
ルとなり、ＰＭＯＳ３がオフ、ＮＭＯＳ４がオンとなっ
て各ノードＮj （ｊ＝１，２，…，ｎ＋１）の電荷がす
べて接地電位Ｖｓｓ側へ放電されると、出力信号ＯＵＴ
が“Ｌ”レベルに変化する。また、入力信号Ｉi （ｉ＝
１，２，…，ｎ）のうち、１つ以上の入力信号が“Ｌ”
レベルの場合には、縦続接続されたＮＭＯＳ５i （ｉ＝
１，２，…，ｎ）のうち、１個以上がオフとなる。その
ため、プリチャージ信号φａが“Ｈ”レベルとなって
も、少なくともノードＮ1 の電荷に変化がなく、出力信
号ＯＵＴが“Ｈ”レベルを保持する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のダイナミック型論理回路では、次のような課題があ
った。出力信号ＯＵＴの“Ｌ”レベルは、ＮＭＯＳ４お
よびＮＭＯＳ５i （ｉ＝１，２，…，ｎ）の各トランジ
スタがオン状態となってスタテックに保持される。とこ
ろが、出力信号ＯＵＴが“Ｈ”レベルでは出力端子２が
ハイインピーダンス状態となり、プリチャージ用ＰＭＯ
Ｓ３により、出力負荷や各ノードＮj （ｊ＝１，２，
…，ｎ＋１）に充電（チャージ）された電荷をダイナミ
ックに保持しているだけである。そのため、プリチャー
ジ信号φａを長時間停止すると、出力信号ＯＵＴの
“Ｈ”レベルのデータが失われてしまうため、プリチャ
ージ信号φａを停止できないという問題があった。ま
た、プリチャージ信号φａを停止できないため、待期
（スタンバイ）時にも電力消費があり、それによって消
費電力が増えるという問題も生じる。
成のダイナミック型論理回路では、次のような課題があ
った。出力信号ＯＵＴの“Ｌ”レベルは、ＮＭＯＳ４お
よびＮＭＯＳ５i （ｉ＝１，２，…，ｎ）の各トランジ
スタがオン状態となってスタテックに保持される。とこ
ろが、出力信号ＯＵＴが“Ｈ”レベルでは出力端子２が
ハイインピーダンス状態となり、プリチャージ用ＰＭＯ
Ｓ３により、出力負荷や各ノードＮj （ｊ＝１，２，
…，ｎ＋１）に充電（チャージ）された電荷をダイナミ
ックに保持しているだけである。そのため、プリチャー
ジ信号φａを長時間停止すると、出力信号ＯＵＴの
“Ｈ”レベルのデータが失われてしまうため、プリチャ
ージ信号φａを停止できないという問題があった。ま
た、プリチャージ信号φａを停止できないため、待期
（スタンバイ）時にも電力消費があり、それによって消
費電力が増えるという問題も生じる。
【０００６】本発明は、前記従来技術が持っていた課題
として、従来のダイナミック型論理回路ではプリチャー
ジ信号を停止できないという点について解決した論理回
路を提供するものである。
として、従来のダイナミック型論理回路ではプリチャー
ジ信号を停止できないという点について解決した論理回
路を提供するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、プリチャージ信号に基づき予め出力
端子を“Ｈ”レベルに充電しておき、入力信号に応じて
前記出力端子上の電荷を放電または保持するダイナミッ
ク型の論理回路において、電源電圧が印加され入力側ノ
ードと前記出力端子との間にたすき接続されて前記出力
端子の“Ｈ”レベル状態を保持する第１および第２のト
ランジスタと、前記入力側ノードと接地電位との間に並
列接続され、前記プリチャージ信号と前記出力端子上の
電位とに基づきそれぞれオン，オフ動作して前記第１，
第２のトランジスタを動作させる第３および第４のトラ
ンジスタとを、設けている。
に、第１の発明は、プリチャージ信号に基づき予め出力
端子を“Ｈ”レベルに充電しておき、入力信号に応じて
前記出力端子上の電荷を放電または保持するダイナミッ
ク型の論理回路において、電源電圧が印加され入力側ノ
ードと前記出力端子との間にたすき接続されて前記出力
端子の“Ｈ”レベル状態を保持する第１および第２のト
ランジスタと、前記入力側ノードと接地電位との間に並
列接続され、前記プリチャージ信号と前記出力端子上の
電位とに基づきそれぞれオン，オフ動作して前記第１，
第２のトランジスタを動作させる第３および第４のトラ
ンジスタとを、設けている。
【０００８】第２の発明では、第１の発明の第１，第２
のトランジスタをＰＭＯＳ、第３，第４のトランジスタ
をＮＭＯＳでそれぞれ構成して多入力のＣＭＯＳ構成に
している。
のトランジスタをＰＭＯＳ、第３，第４のトランジスタ
をＮＭＯＳでそれぞれ構成して多入力のＣＭＯＳ構成に
している。
【０００９】
【作用】第１の発明によれば、以上のように論理回路を
構成したので、プリチャージ信号に基づき第３のトラン
ジスタが動作すると、入力側ノードが“Ｌ”レベルに引
下げられ、第２のトランジスタを介して出力端子が
“Ｈ”レベルに変化し、その“Ｈ”レベルによって第４
のトランジスタが動作し、該出力端子が“Ｈ”レベルに
プリチャージされ、その“Ｈ”レベルが第１および第２
のトランジスタで保持される。このように、従来のダイ
ナミック型論理回路に第１〜第４のトランジスタを付加
してスタテック化することにより、プリチャージ信号を
停止しても出力信号の“Ｈ”レベルデータが失われるこ
とがない。
構成したので、プリチャージ信号に基づき第３のトラン
ジスタが動作すると、入力側ノードが“Ｌ”レベルに引
下げられ、第２のトランジスタを介して出力端子が
“Ｈ”レベルに変化し、その“Ｈ”レベルによって第４
のトランジスタが動作し、該出力端子が“Ｈ”レベルに
プリチャージされ、その“Ｈ”レベルが第１および第２
のトランジスタで保持される。このように、従来のダイ
ナミック型論理回路に第１〜第４のトランジスタを付加
してスタテック化することにより、プリチャージ信号を
停止しても出力信号の“Ｈ”レベルデータが失われるこ
とがない。
【００１０】第２の発明では、ＣＭＯＳ構成により、低
消費電力動作が行える。さらに、第１，第２のトランジ
スタをＰＭＯＳで構成することにより、出力端子上の
“Ｈ”レベル電位の低下を防止できると共に、第３，第
４のトランジスタをＮＭＯＳで構成することにより、出
力端子上の“Ｌ”レベルの上昇を防止できる。従って、
前記課題を解決できるのである。
消費電力動作が行える。さらに、第１，第２のトランジ
スタをＰＭＯＳで構成することにより、出力端子上の
“Ｈ”レベル電位の低下を防止できると共に、第３，第
４のトランジスタをＮＭＯＳで構成することにより、出
力端子上の“Ｌ”レベルの上昇を防止できる。従って、
前記課題を解決できるのである。
【００１１】
【実施例】第１の実施例 図１は、本発明の論理回路の第１の実施例を示すＮＡＮ
Ｄ回路の回路図である。
Ｄ回路の回路図である。
【００１２】このＮＡＮＤ回路は、従来の図３に示すダ
イナミック型ＮＡＮＤ回路に、出力信号を“Ｈ”レベル
に保持するための回路を付加することによってスタテッ
ク化したＣＭＯＳ構成の回路である。このＮＡＮＤ回路
は、従来と同様に、複数の入力信号Ｉi （ｉ＝１，２，
…，ｎ）を入力する入力端子１１i （ｉ＝１，２，…，
ｎ）と、出力信号ＯＵＴを出力する出力端子１２と、正
相のプリチャージ信号φａによってゲート制御されるＮ
ＭＯＳ１４と、ゲートが各入力端子１１i にそれぞれ接
続された複数のＮＭＯＳ１５i （ｉ＝１，２，…，ｎ）
とを、備えている。複数のＮＭＯＳ１５i （ｉ＝１，
２，…，ｎ）とＮＭＯＳ１４とは、出力端子１２に接続
された出力側ノードＮ12と、接地電位Ｖｓｓとの間に直
列接続されている。
イナミック型ＮＡＮＤ回路に、出力信号を“Ｈ”レベル
に保持するための回路を付加することによってスタテッ
ク化したＣＭＯＳ構成の回路である。このＮＡＮＤ回路
は、従来と同様に、複数の入力信号Ｉi （ｉ＝１，２，
…，ｎ）を入力する入力端子１１i （ｉ＝１，２，…，
ｎ）と、出力信号ＯＵＴを出力する出力端子１２と、正
相のプリチャージ信号φａによってゲート制御されるＮ
ＭＯＳ１４と、ゲートが各入力端子１１i にそれぞれ接
続された複数のＮＭＯＳ１５i （ｉ＝１，２，…，ｎ）
とを、備えている。複数のＮＭＯＳ１５i （ｉ＝１，
２，…，ｎ）とＮＭＯＳ１４とは、出力端子１２に接続
された出力側ノードＮ12と、接地電位Ｖｓｓとの間に直
列接続されている。
【００１３】また、入力側ノードＮ11と出力側ノードＮ
12には、出力信号ＯＵＴの“Ｈ”レベルを保持するため
の第１，第２のトランジスタ（例えば、ＰＭＯＳ）２
１，２２が接続されると共に、そのＰＭＯＳ２１，２２
を動作させるための第３，第４のトランジスタ（例え
ば、ＮＭＯＳ）２３，２４が接続されている。ＰＭＯＳ
２１は、ドレインが入力側ノードＮ11、ソースが電源電
位Ｖｃｃ、ゲートが出力側ノードＮ12にそれぞれ接続さ
れている。ＰＭＯＳ２２は、ドレインが出力側ノードＮ
12、ゲートが入力側ノードＮ11、ソースが電源電位Ｖｃ
ｃにそれぞれ接続されている。ＮＭＯＳ２３は、逆相の
プリチャージ信号φｂによってゲート制御されるもので
あり、ソースが接地電位Ｖｓｓ、ドレインが入力側ノー
ドＮ11にそれぞれ接続されている。ＮＭＯＳ２４は、ソ
ースが接地電位Ｖｓｓ、ゲートが出力側ノードＮ12、ド
レインが入力側ノードＮ11にそれぞれ接続されている。
12には、出力信号ＯＵＴの“Ｈ”レベルを保持するため
の第１，第２のトランジスタ（例えば、ＰＭＯＳ）２
１，２２が接続されると共に、そのＰＭＯＳ２１，２２
を動作させるための第３，第４のトランジスタ（例え
ば、ＮＭＯＳ）２３，２４が接続されている。ＰＭＯＳ
２１は、ドレインが入力側ノードＮ11、ソースが電源電
位Ｖｃｃ、ゲートが出力側ノードＮ12にそれぞれ接続さ
れている。ＰＭＯＳ２２は、ドレインが出力側ノードＮ
12、ゲートが入力側ノードＮ11、ソースが電源電位Ｖｃ
ｃにそれぞれ接続されている。ＮＭＯＳ２３は、逆相の
プリチャージ信号φｂによってゲート制御されるもので
あり、ソースが接地電位Ｖｓｓ、ドレインが入力側ノー
ドＮ11にそれぞれ接続されている。ＮＭＯＳ２４は、ソ
ースが接地電位Ｖｓｓ、ゲートが出力側ノードＮ12、ド
レインが入力側ノードＮ11にそれぞれ接続されている。
【００１４】次に、動作を説明する。まず、プリチャー
ジ動作のため、逆相のプリチャージ信号φｂが“Ｈ”レ
ベルとなると、ＮＭＯＳ２３がオン状態となり、入力側
ノードＮ11を“Ｌ”レベルへ引下げようとする。このと
き、ＮＭＯＳ１４は、正相のプリチャージ信号φａによ
ってオフ状態となっているため、ノードＮ11の電位によ
ってオン状態となったＰＭＯＳ２２により、ノードＮ12
が“Ｈ”レベルに充電され始める。ノードＮ12がＰＭＯ
Ｓ２１の閾値電圧よりも高くなると、該ＰＭＯＳ２１が
オフ状態、ＮＭＯＳ２４がオン状態となり、プリチャー
ジ動作が完了する。
ジ動作のため、逆相のプリチャージ信号φｂが“Ｈ”レ
ベルとなると、ＮＭＯＳ２３がオン状態となり、入力側
ノードＮ11を“Ｌ”レベルへ引下げようとする。このと
き、ＮＭＯＳ１４は、正相のプリチャージ信号φａによ
ってオフ状態となっているため、ノードＮ11の電位によ
ってオン状態となったＰＭＯＳ２２により、ノードＮ12
が“Ｈ”レベルに充電され始める。ノードＮ12がＰＭＯ
Ｓ２１の閾値電圧よりも高くなると、該ＰＭＯＳ２１が
オフ状態、ＮＭＯＳ２４がオン状態となり、プリチャー
ジ動作が完了する。
【００１５】次に、逆相のプリチャージ信号φｂが
“Ｌ”レベル、正相のプリチャージ信号φａが“Ｈ”レ
ベルとなると、ＮＭＯＳ２３がオフ状態、ＮＭＯＳ１４
がオン状態となる。ここで、複数の入力信号Ｉi （ｉ＝
１，２，…，ｎ）のうちの少なくとも１つ以上が“Ｌ”
レベルの場合、その“Ｌ”レベルに対応するＮＭＯＳ１
５i がオフ状態となるため、ノードＮ12の電位に変化は
ない。また、ノードＮ11の電位は、ＮＭＯＳ２４によっ
て“Ｌ”レベルを保持しているため、出力信号ＯＵＴの
“Ｈ”レベルは、ノードＮ11によってオン状態となった
ＰＭＯＳ２２により、スタテックに保持される。従っ
て、プリチャージ信号φａ，φｂを停止しても、出力信
号ＯＵＴの“Ｈ”レベルデータが失われない。
“Ｌ”レベル、正相のプリチャージ信号φａが“Ｈ”レ
ベルとなると、ＮＭＯＳ２３がオフ状態、ＮＭＯＳ１４
がオン状態となる。ここで、複数の入力信号Ｉi （ｉ＝
１，２，…，ｎ）のうちの少なくとも１つ以上が“Ｌ”
レベルの場合、その“Ｌ”レベルに対応するＮＭＯＳ１
５i がオフ状態となるため、ノードＮ12の電位に変化は
ない。また、ノードＮ11の電位は、ＮＭＯＳ２４によっ
て“Ｌ”レベルを保持しているため、出力信号ＯＵＴの
“Ｈ”レベルは、ノードＮ11によってオン状態となった
ＰＭＯＳ２２により、スタテックに保持される。従っ
て、プリチャージ信号φａ，φｂを停止しても、出力信
号ＯＵＴの“Ｈ”レベルデータが失われない。
【００１６】また、複数の入力信号Ｉi （ｉ＝１，２，
…，ｎ）がすべて“Ｈ”レベルの場合には、次のように
動作する。プリチャージ信号φｂが“Ｌ”レベル、プリ
チャージ信号φａが“Ｈ”レベルとなると、ＮＭＯＳ２
３がオフ状態、ＮＭＯＳ１４がオン状態となる。する
と、ノードＮ12の電位は、オン状態のＮＭＯＳ１４とオ
ン状態のＮＭＯＳ１５i （１，２，…，ｎ）により、
“Ｌ”レベルへ引下げられ始める。すると、ＰＭＯＳ２
１がオン状態、ＰＭＯＳ２２がオフ状態になり始める。
ノードＮ12の電位がＮＭＯＳ２４の閾値電圧より下る
と、該ＮＭＯＳ２４がオフ状態、ＰＭＯＳ２１がオン状
態、ＰＭＯＳ２２がオフ状態となり、出力信号ＯＵＴが
“Ｌ”レベルとなる。
…，ｎ）がすべて“Ｈ”レベルの場合には、次のように
動作する。プリチャージ信号φｂが“Ｌ”レベル、プリ
チャージ信号φａが“Ｈ”レベルとなると、ＮＭＯＳ２
３がオフ状態、ＮＭＯＳ１４がオン状態となる。する
と、ノードＮ12の電位は、オン状態のＮＭＯＳ１４とオ
ン状態のＮＭＯＳ１５i （１，２，…，ｎ）により、
“Ｌ”レベルへ引下げられ始める。すると、ＰＭＯＳ２
１がオン状態、ＰＭＯＳ２２がオフ状態になり始める。
ノードＮ12の電位がＮＭＯＳ２４の閾値電圧より下る
と、該ＮＭＯＳ２４がオフ状態、ＰＭＯＳ２１がオン状
態、ＰＭＯＳ２２がオフ状態となり、出力信号ＯＵＴが
“Ｌ”レベルとなる。
【００１７】以上のように、この第１の実施例では、従
来のダイナミック型論理回路に、出力信号ＯＵＴの
“Ｈ”レベルを保持するためのＰＭＯＳ２１，２２と、
このＰＭＯＳ２１，２２を動作させるためのＮＭＯＳ２
３，２４を設けたので、プリチャージ信号φａ，φｂを
停止しても、出力信号ＯＵＴの“Ｈ”レベルデータが失
われない。そのため、的確な論理動作が可能となる。従
って、従来のようなダイナミック型論理回路と同じタイ
ミングで使用しながら、スタテック回路として扱うこと
ができる。しかも、プリチャージ信号φａ，φｂを停止
することにより、スタンバイ時の消費電力を零にでき
る。
来のダイナミック型論理回路に、出力信号ＯＵＴの
“Ｈ”レベルを保持するためのＰＭＯＳ２１，２２と、
このＰＭＯＳ２１，２２を動作させるためのＮＭＯＳ２
３，２４を設けたので、プリチャージ信号φａ，φｂを
停止しても、出力信号ＯＵＴの“Ｈ”レベルデータが失
われない。そのため、的確な論理動作が可能となる。従
って、従来のようなダイナミック型論理回路と同じタイ
ミングで使用しながら、スタテック回路として扱うこと
ができる。しかも、プリチャージ信号φａ，φｂを停止
することにより、スタンバイ時の消費電力を零にでき
る。
【００１８】第２の実施例 図２は、本発明の論理回路の第２の実施例を示すＣＭＯ
Ｓ構成のＮＯＲ回路の回路図であり、図１中の要素と共
通の要素には共通の符号が付されている。このＮＯＲ回
路では、図１の出力側ノードＮ12とＮＭＯＳ１４との間
に直列接続された複数のＮＭＯＳ１５i （１，２，…，
ｎ）を、並列接続した点のみが異なっている。このよう
に複数のＮＭＯＳ１５i （１，２，…，ｎ）を並列接続
すると、複数の入力信号Ｉi （ｉ＝１，２，…，ｎ）の
否定論理和が得られ、その出力信号ＯＵＴが出力信号１
２から出力される。
Ｓ構成のＮＯＲ回路の回路図であり、図１中の要素と共
通の要素には共通の符号が付されている。このＮＯＲ回
路では、図１の出力側ノードＮ12とＮＭＯＳ１４との間
に直列接続された複数のＮＭＯＳ１５i （１，２，…，
ｎ）を、並列接続した点のみが異なっている。このよう
に複数のＮＭＯＳ１５i （１，２，…，ｎ）を並列接続
すると、複数の入力信号Ｉi （ｉ＝１，２，…，ｎ）の
否定論理和が得られ、その出力信号ＯＵＴが出力信号１
２から出力される。
【００１９】この第２の実施例においても、出力端子１
２に接続された出力側ノードＮ12に、出力信号ＯＵＴの
“Ｈ”レベルを保持するためのＰＭＯＳ２１，２２と、
該ＰＭＯＳ２１，２２を動作させるためのＮＭＯＳ２
３，２４とを設けているので、プリチャージ信号φａ，
φｂを停止でき、第１の実施例と同様の効果が得られ
る。
２に接続された出力側ノードＮ12に、出力信号ＯＵＴの
“Ｈ”レベルを保持するためのＰＭＯＳ２１，２２と、
該ＰＭＯＳ２１，２２を動作させるためのＮＭＯＳ２
３，２４とを設けているので、プリチャージ信号φａ，
φｂを停止でき、第１の実施例と同様の効果が得られ
る。
【００２０】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１，図２のＮＭＯＳ１４，１５i （１，２，
…，ｎ），２３，２４、およびＰＭＯＳ２１，２２を、
他のＭＯＳトランジスタや、あるいはバイポーラトラン
ジスタ等で構成してもよい。 （ii） 図１ではＮＡＮＤ回路、図２ではＮＯＲ回路の
例について説明したが、上記実施例をＡＮＤ回路やＯＲ
回路等といった他の論理回路にも適用できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１，図２のＮＭＯＳ１４，１５i （１，２，
…，ｎ），２３，２４、およびＰＭＯＳ２１，２２を、
他のＭＯＳトランジスタや、あるいはバイポーラトラン
ジスタ等で構成してもよい。 （ii） 図１ではＮＡＮＤ回路、図２ではＮＯＲ回路の
例について説明したが、上記実施例をＡＮＤ回路やＯＲ
回路等といった他の論理回路にも適用できる。
【００２１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、従来のダイナミック型論理回路に、出力端子
の“Ｈ”レベルを保持するための第１，第２のトランジ
スタと、この第１，第２のトランジスタを動作させるた
めの第３，第４のトランジスタとを設けたので、プリチ
ャージ信号を停止しても、出力信号の“Ｈ”レベルデー
タが失われない。そのため、従来のダイナミック型論理
回路と同じようなタイミングで使用しながら、スタテッ
ク回路として扱うことができる。しかも、プリチャージ
信号を停止することによってスタンバイ時の消費電力を
零にでき、それによって消費電力を低減できる。
によれば、従来のダイナミック型論理回路に、出力端子
の“Ｈ”レベルを保持するための第１，第２のトランジ
スタと、この第１，第２のトランジスタを動作させるた
めの第３，第４のトランジスタとを設けたので、プリチ
ャージ信号を停止しても、出力信号の“Ｈ”レベルデー
タが失われない。そのため、従来のダイナミック型論理
回路と同じようなタイミングで使用しながら、スタテッ
ク回路として扱うことができる。しかも、プリチャージ
信号を停止することによってスタンバイ時の消費電力を
零にでき、それによって消費電力を低減できる。
【００２２】第２の発明によれば、第１，第２のトラン
ジスタをＰＭＯＳ、第３，第４のトランジスタをＮＭＯ
Ｓでそれぞれ構成して多入力のＣＭＯＳ構成にしたの
で、電源電位から接地電位への貫通電流が流れないた
め、低消費電力動作が可能になる。しかも、出力信号の
“Ｈ”レベルの低下や、“Ｌ”レベルの上昇を防止でき
るので、比較的簡単な回路構成で、的確な論理振幅の出
力信号が得られる。
ジスタをＰＭＯＳ、第３，第４のトランジスタをＮＭＯ
Ｓでそれぞれ構成して多入力のＣＭＯＳ構成にしたの
で、電源電位から接地電位への貫通電流が流れないた
め、低消費電力動作が可能になる。しかも、出力信号の
“Ｈ”レベルの低下や、“Ｌ”レベルの上昇を防止でき
るので、比較的簡単な回路構成で、的確な論理振幅の出
力信号が得られる。
【図１】本発明の第１の実施例を示すＮＡＮＤ回路の回
路図である。
路図である。
【図２】本発明の第２の実施例を示すＮＯＲ回路の回路
図である。
図である。
【図３】従来のダイナミック型ＮＡＮＤ回路の回路図で
ある。
ある。
【図４】図３の動作を示すタイミングチャートである。
１４ ＮＭＯＳ １５i （１，２，…，ｎ） ＮＭＯＳ ２１，２２ ＰＭＯＳ（第１，第２
のトランジスタ） ２３，２４ ＮＭＯＳ（第３，第４
のトランジスタ）
のトランジスタ） ２３，２４ ＮＭＯＳ（第３，第４
のトランジスタ）
Claims (2)
- 【請求項１】 プリチャージ信号に基づき予め出力端子
を“Ｈ”レベルに充電しておき、入力信号に応じて前記
出力端子上の電荷を放電または保持するダイナミック型
の論理回路において、 電源電圧が印加され入力側ノードと前記出力端子との間
にたすき接続されて前記出力端子の“Ｈ”レベル状態を
保持する第１および第２のトランジスタと、 前記入力側ノードと接地電位との間に並列接続され、前
記プリチャージ信号と前記出力端子上の電位とに基づき
それぞれオン，オフ動作して前記第１，第２のトランジ
スタを動作させる第３および第４のトランジスタとを、 設けたことを特徴とする論理回路。 - 【請求項２】 請求項１記載の論理回路において、 前記第１，第２のトランジスタをＰチャネル型ＭＯＳト
ランジスタ、前記第３，第４のトランジスタをＮチャネ
ル型ＭＯＳトランジスタでそれぞれ構成して多入力の相
補型ＭＯＳトランジスタ構成にしたことを特徴とする論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328618A JPH05167432A (ja) | 1991-12-12 | 1991-12-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328618A JPH05167432A (ja) | 1991-12-12 | 1991-12-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167432A true JPH05167432A (ja) | 1993-07-02 |
Family
ID=18212284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328618A Withdrawn JPH05167432A (ja) | 1991-12-12 | 1991-12-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982197A (en) * | 1996-07-04 | 1999-11-09 | Kabushiki Kaisha Toshiba | Dynamic circuit |
| WO2006059379A1 (ja) * | 2004-12-01 | 2006-06-08 | Fujitsu Limited | ダイナミック回路を用いた半導体装置 |
-
1991
- 1991-12-12 JP JP3328618A patent/JPH05167432A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982197A (en) * | 1996-07-04 | 1999-11-09 | Kabushiki Kaisha Toshiba | Dynamic circuit |
| WO2006059379A1 (ja) * | 2004-12-01 | 2006-06-08 | Fujitsu Limited | ダイナミック回路を用いた半導体装置 |
| US7535790B2 (en) | 2004-12-01 | 2009-05-19 | Fujitsu Limited | Semiconductor device using dynamic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |