JPH06188719A - ＢｉＣＭＯＳ回路及びその反転非反転３状態バッファ回路 - Google Patents

ＢｉＣＭＯＳ回路及びその反転非反転３状態バッファ回路

Info

Publication number
JPH06188719A
JPH06188719A JP5232211A JP23221193A JPH06188719A JP H06188719 A JPH06188719 A JP H06188719A JP 5232211 A JP5232211 A JP 5232211A JP 23221193 A JP23221193 A JP 23221193A JP H06188719 A JPH06188719 A JP H06188719A
Authority
JP
Japan
Prior art keywords
transistor
coupled
node
circuit
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5232211A
Other languages
English (en)
Inventor
Lavi A Lev
ラヴィ・エイ・レヴ
Ian A Young
イアン・エイ・ヤング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPH06188719A publication Critical patent/JPH06188719A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Abstract

(57)【要約】 【目的】 負のベース−エミッタ間電圧に対して保護さ
れるＢｉＣＭＯＳ回路を得ることである。 【構成】 たとえば、ＶDDと出力端子の間にバイポーラ
装置が典型的に結合される。出力端子がバイポーラ装置
のベースへ結合されて、それをターンオンまたはターン
オフする。入力が低くなった時にバイポーラ装置のベー
スを入力から分離させて、ベースを出力端子を通じて放
電させるＣＭＯＳ回路が含まれる。可能化線が低い時に
出力端子を常に浮動させ、可能化線が高い時に出力端子
を常に、入力と同じ論理状態または反転された論理状態
にして、反転３状態バッファまたは非反転３状態バッフ
ァを形成させる負荷回路も開示する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、同じ基板上でバイポー
ラ及び相補金属−酸化膜−半導体（ＣＭＯＳ）装置を組
合わせる集積回路の分野に関するものである。
【０００２】
【従来の技術】近年、バイポーラ技術とＣＭＯＳ技術を
１つの集積回路において組合わせるデジタル論理回路を
開発することに向けて多くの努力が注がれている。最適
な回路性能を発揮させるためにバイポーラ技術とＣＭＯ
Ｓ技術のそれぞれの優れた面を利用できるから、バイポ
ーラ技術とＣＭＯＳ技術の組合わせはとくに有利であ
る。
【０００３】たとえば、ＣＭＯＳ回路は静止電力消費量
が極めて少なく、レール間出力性能、高密度、及び入力
インピーダンスが極めて高いという利点を有する。他
方、バイポーラ論理回路は大きい容量性負荷をドライブ
するのに有利であり、高速スイッチングが可能であり、
温度および電源の面でより優れていることを特徴とす
る。それらの性質のために、出力負荷をドライブするた
めにバイポーラ・トランジスタを採用し、基本的な論理
機能を実行するためにＣＭＯＳを利用するＢｉＣＭＯＳ
反転論理回路のファミリイが開発されるようになった。
【０００４】
【発明が解決しようとする課題】バイポーラ装置の１つ
の問題は、ベース−エミッタ接合間電圧（ＶBE）が負で
ある時に信頼性の問題が生ずることである。典型的に
は、この信頼性の問題の結果としてベース−エミッタ間
に漏れ電流が生ずることになる。その漏れ電流は負のベ
ース−エミッタ間ストレス電圧及びストレス時間の関数
である。たとえば、図１の「露出ベース」バッファ回路
１０について考えてみる。入力電圧が最初に高い電圧レ
ベル（たとえば、＋５Ｖ）にあるとすると、ベースは入
力信号によりドライブされ、かつバイポーラ・トランジ
スタ１２はエミッタ・ホロワとして接続されているか
ら、バイポーラ・トランジスタ１２はオンである。ま
た、入力ノード１１が高い電圧レベルにあると、インバ
ータ１６のためにＭＯＳトランジスタ１５のゲートに低
電圧レベルが生ずる。したがって、トランジスタ１５は
ターンオフされ、出力ノード１４をアースＶSSから電気
的に分離する。それから、コレクタがＶDDモードへ結合
されているバイポーラ・トランジスタ１２のエミッタ・
ホロワ動作のために、出力ノード１４は高い電圧レベル
になる。これとは逆に、入力ノード１１が低い電圧レベ
ルへ切り換えられると、トランジスタ１２はオフになっ
て電流がＶDDノード１３から出力ノード１４へ離れるこ
とを阻止する。そうするとトランジスタ１５がオンにな
り、出力ノード１４における電圧をアースへ放電する。
しかし、インバータ１６及びトランジスタ１５を介する
ことによる遅れのために、入力ノード１１は出力ノード
１４より速く低い電圧レベルになることができる。そう
すると、バイポーラ・トランジスタ１２のベース−エミ
ッタ電圧ＶBEは負（すなわち、エミッタ側よりベース側
が低い）になって、前記信頼性電圧ストレス問題が引き
起こされる。
【０００５】同様に、生ずることがある負のＶBEにより
引き起こされる信頼性の問題のために、バイポーラ装置
を信号バス予備充電回路には使用できない。たとえば、
予備充電回路として図２の回路２０が用いられるとする
と、ノード２１が高い電圧状態（論理１）にある限りト
ランジスタ２２は出力ノード２４を充電する。その理由
は入力ノード２１と出力ノード２４の間のエミッタ・ホ
ロワのためである。ベースがターンオフされる（入力ノ
ード２１が低電圧状態、すなわち、論理０にある）と、
出力ノード２４における残りの電荷のために負のベース
−エミッタ電圧が生ずる結果となる。必要とするものは
動作中に負のＶBEを生ぜずにＣＭＯＳ技術及びバイポー
ラ技術を組合わせる集積回路である。そのような集積回
路は最少数の装置で構成せねばならず、かつＣＭＯＳ技
術及びバイポーラ技術の前記利点を保持せねばならな
い。また、ベースを保護するために用いられる回路はバ
イポーラ装置を３状態にもできなければならない。
【０００６】
【課題を解決するための手段】負のベース−エミッタ接
合電圧（ＶBE）に対して保護されたＢｉＣＭＯＳ回路を
開示する。この回路は、第１の入力端子が低くなった時
に、バイポーラ装置の電荷を第１の入力端子ではなくて
出力端子を通じて常に放電させる手段を含む。したがっ
て、エミッタと同じ出力端子を通じてバイポーラ装置の
ベースが放電させられるから、負のベース−エミッタ電
圧が生ずることは決してない。一対のＣＭＯＳ装置のゲ
ートへ結合される第２の入力端子が設けられる。第２の
入力端子が低い時は、ＣＭＯＳ装置は第１の入力端子が
バイポーラ装置のベースへ常に結合されて、そのバイポ
ーラ装置を入力信号の関数として常にターンオンまたは
ターンオフできるようにし、その間にベースと出力端子
の間の結合が開かれるように、ＣＭＯＳ装置を構成す
る。第２の入力端子が高い電圧レベルにある時は、バイ
ポーラ装置のベースは出力端子へ常に結合され、第１の
入力端子とベースの間の結合は常に開かれる。露出ベー
スバイポーラ装置の代わりに２状態バッファまたは予備
充電装置として用いられる時は、第２の入力は第１の入
力の反転された信号である。反転回路は反転３状態バッ
ファまたは非反転３状態バッファの一部として使用する
こともでき、その場合には第１の入力は「データ」線へ
結合され、第２の入力は「可能化」線へ結合される。３
状態バッファとして使用される時は、可能化線が低い時
に出力端子を常に浮動させる負荷回路が開示される。
【０００７】この明細書においては、負のＶBEに対して
保護するＢｉＣＭＯＳ回路を開示する。以下の説明にお
いては、本発明を完全に理解できるようにするために、
装置の型、電圧のような数多くの特定の詳細について述
べる。しかし、それらの特定の詳細なしに本発明を実施
できることが当業者には明らかであろう。他の場合に
は、本発明を不必要にあいまいにしないようにするため
に、周知の素子は図示または説明しなかった。また、こ
の回路の使用を露出ベース・バッファ回路の一部とし
て、予備充電回路の一部として、及び反転３状態バッフ
ァまたは非反転３状態バッファの一部として使用するこ
とについて説明するが、ＶBEに対する保護を必要とする
多くの種類の回路において、または３状態回路装置が望
ましい場合に、本発明の回路を使用できることが当業者
には明らかであろう。
【０００８】
【実施例】図３Ａを参照する。回路３０は負のＶBEに対
して保護されるＢｉＣＭＯＳ回路の好適な実施例を示
す。この好適な実施例においては、トランジスタ３３は
ＰＭＯＳトランジスタ、トランジスタ３４はＮＰＮトラ
ンジスタ、トランジスタ３５はＮＭＯＳトランジスタで
ある。トランジスタ３３、３５のゲートはノード３６を
介して制御線へ結合される。トランジスタ３３のドレイ
ンはノード３７においてトランジスタ３５のドレインへ
結合される。また、トランジスタ３４のベースはノード
３７においてトランジスタ３３のドレインへ結合され
る。トランジスタ３４のエミッタはノード３９へ結合さ
れ、ノード３９は１つまたは複数のトランジスタ装置ま
たはその他の回路を介して接地される。
【０００９】図３Ａの制御ノード３２が低い電圧状態に
ある間に入力ノード３１が高い電圧状態にあるとする
と、トランジスタ３３はオンであり、トランジスタ３５
はオフである。そうすると入力高電圧がバイポーラ・ト
ランジスタ３４のベースへ伝えられてそのトランジスタ
をターンオンし、ノード３７と３９の間にエミッタ・ホ
ロワを生ずる。ノード３９はこの回路の出力ノードであ
る。この場合には、入力ノード３１が高く、制御ノード
３２が低いとノード３９における論理的に高い電圧状態
となることを意味している。
【００１０】入力ノード３１が論理的に低い電圧状態に
され、制御ノード３２が論理的に低い状態を維持するも
のとすると、ノード３７はノード３１における低電圧の
Ｖtp以内に引かれる。Ｖtp電圧はトランジスタ３３のし
きい値電圧であり、トランジスタ３３のソースがＶCCの
バルクＮ井戸電位以下であるから、それはボディ効果を
含むことに注目されたい。この時にＮチャネル・トラン
ジスタ３５はターンオフされている。したがって、負の
ＶBE電圧を発生できるが、可能な最高負電圧ＶBEはＶCC
電圧よりＶtp降下だけ低い。
【００１１】制御ノード３２が論理的に高い制御信号を
受けると、トランジスタ３３はターンオフされ、トラン
ジスタ３５はターンオンされる。この時に、ノード３７
が論理的に高い電圧を記録するものとすると、それはタ
ーンオンされたトランジスタ及び出力ノード３９を通じ
て放電させられる。そうすると回路３０は入力ノード３
１からの信号を受けることができなくされる。この状況
においては、ノード３７がノード３９を通じて放電され
ているから、ノード３７はトランジスタ３４のエミッタ
より速く放電させられないことが保証される。
【００１２】図３Ｂは図３Ａの回路３０の改良である回
路３０Ａを示す。図３Ｂにおいては、Ｐチャネル・トラ
ンジスタ３５ａがＮチャネル・トランジスタ３５と並列
に結合されていることを除き、回路３０Ａは図３Ａの回
路３０と同じである。トランジスタ３５Ａのソースはノ
ード３７へ結合され、トランジスタ３５ａのドレインは
ノード３９へ結合される。Ｐチャネル・トランジスタ３
５ａのゲートは制御信号をインバータ３５ｂを介してノ
ード３２に受ける。論理的にいえば、トランジスタ３５
ａはトランジスタ３５と同様にして制御信号によりター
ンオン及びターンオフされる。別の実施例においては、
Ｎチャネル・トランジスタ３５およびＰチャネル・トラ
ンジスタ３５ａを「オン」にしようとする時に、ノード
３９と３７の間の抵抗値を希望の値となるようにトラン
ジスタ３５と３５ａを適切な幅に製造できる。
【００１３】Ｐチャネル・トランジスタ３５ａをＮチャ
ネル・トランジスタ３５に並列に設ける目的は、トラン
ジスタ３５をターンオンするために論理的に高い制御信
号を制御ノード３２が受けた時に、ノード３７と３９の
間により良い放電路を設けることである。トランジスタ
３５はＮチャネル・トランジスタであるから、制御ノー
ド３２が論理的に高い制御信号を受けたとしても、その
トランジスタをターンオフさせられることがある。ノー
ド３９が、論理的に高い制御信号の電圧レベルからトラ
ンジスタ３５のしきい値電圧Ｖtnを引いたものより高い
電圧を記録すると、制御ノード３２が論理的に高い制御
信号を記録するとしても、トランジスタ３５がターンオ
フとなる。電圧ＶtnはＮチャネル・トランジスタのしき
い値電圧である。図３Ｂに示すようにＰチャネル・トラ
ンジスタ３５ａがトランジスタ３５に並列に結合される
と、ノード３７と３９の間の放電路は、論理的に高い制
御信号の電圧レベルからトランジスタ３５のＶtn電圧を
差し引いたものより高い電圧をノード３９が記録した時
に、ノード３７と３９の間の放電路は切り離されない。
制御ノード３２における論理的に高い制御信号の電圧レ
ベルから、トランジスタ３５のＶtn電圧を差し引いたも
のより高い電圧をノード３９が受けると、トランジスタ
３５はオフで、トランジスタ３５ａはオンである。これ
によりノード３７と３９の間の電圧レベルが等しくされ
る。Ｐチャネル・トランジスタ３５ａをＮチャネル・ト
ランジスタ３５に並列に結合することによりＣＭＯＳス
イッチが形成されて、制御ノード３２が論理的に高い制
御信号を受けた時に、ノード３９における電圧に応じて
トランジスタ３５と３５ａの少なくとも一方がターンオ
ンされる。
【００１４】図４〜７には図３Ａの回路３０が、予備充
電回路の一部として（図４）、露出ベース・バッファ回
路の一部として（図５）、非反転３状態ＢｉＣＭＯＳバ
ッファ回路の一部として（図６）、および反転３状態Ｂ
ｉＣＭＯＳバッファ回路の一部として（図７）を含め
て、種々の回路の一部として示されている。図３Ｂの回
路３０Ａを図４〜７に示されている回路の一部として使
用するために、回路３０の代わりに回路３０Ａを使用で
きることにも注目すべきである。
【００１５】予備充電回路の好適な実施例が示されてい
る図４を参照する。回路４０は入力ノード４１と、この
入力ノードへ結合されるインバータ４２とを含む。この
好適な実施例においては、入力ノード４１は回路３０の
ノード３２へ結合され、インバータ４２の出力端子は回
路３０のノード３９と、回路の次の段（図示せず）へ結
合される。予備充電回路４０の使用は、たとえば、ＳＲ
ＡＭアレイを予備充電することを含む。予備充電回路４
０はレジスタ・ファイル・ビットを予備充電するために
も使用できる。一般に、予備充電というのは、ノードが
高い電圧状態へ充電され、低い電圧状態まで条件付きで
放電させられるか、高い電圧状態を維持するような機構
である。これにより、低い電圧状態から高い電圧を発生
するために要する遷移時間が短縮させられる。
【００１６】入力ノード４１が論理的に高い電圧状態を
とらされたとすると、インバータ４２の出力は低くな
る。この場合には、トランジスタ３３はオンになってト
ランジスタ３４をターンオンして、ＶDDと出力ノード４
３の間にエミッタ・ホロワを形成する。インバータ４２
の低い出力はトランジスタ３５もターンオフして、トラ
ンジスタ３４のベースを出力端子から分離する。この結
果として出力ノード４３が充電される。
【００１７】入力ノード４１が論理的に低い電圧状態を
取らされると、インバータ４２の出力は高くなってトラ
ンジスタ３３をターンオフし、トランジスタ３５をター
ンオンする。この場合には、トランジスタ３４のベース
は、ノード３９において出力ノード４３へ結合されてい
るトランジスタ３５を介して出力端子へ短絡される。そ
れから回路４０は、出力ノード４３が結合されている回
路の次の段に事象が起きることを待って、出力ノード４
３を放電させる。図２の回路２０のトランジスタ２２と
は異なって、トランジスタ３３により入力ノード４１か
らベースが分離され、かつ入力ノード４１が高い電圧状
態から低い電圧状態へ切り換えられた時にベースがトラ
ンジスタ３５を通じて出力端子へ短絡されるために、入
力ノード４１が高い電圧状態から低い電圧状態へ切り換
えられるにつれて、図４のトランジスタ３４は負の電圧
ＶBEを発生できない。
【００１８】図５は、本発明の図３Ａの回路３０を採用
する露出ベース回路５０を示す。出力ノード５１が高い
電圧状態にされると、インバータ５２の出力は低くな
る。ノード５１へ結合されているノード３１は高い電圧
状態にされ、インバータ５２の出力端子へ結合されてい
るノード３２は低い電圧状態にされる。それらの状況の
下における回路５０の回路３０部分の動作は、ノード３
１が高く、ノード３２が低い時に図３Ａを参照して説明
した動作と同じである。ノード３１と３２を両方共に低
い電圧にはできないことに注目されたい。ノード３１と
３２が両方共に低い電圧であるのは図３Ａの負電圧ＶBE
をあるレベルにする場合である。それらの条件の下では
ノード３９は高い。そうすると、入力ノード５１が高い
時は図５の出力５５（ノード３９へ結合されている）は
高くなる。それらの条件の下においては、ノード５３に
おいてインバータ５２へ結合されているトランジスタ５
４は、インバータ５２からの低い電圧のためにターンオ
フされてノード３９（従って出力端子５５）をアース電
位ＶSSから分離する。この好適な実施例においては、ト
ランジスタ５４はｎ型ＭＯＳトランジスタである。
【００１９】ノード５１が低い電圧状態にされると、イ
ンバータ５２の出力は高くなる。この場合には、ノード
３１は低く、ノード３２は高い。この時には回路５０の
回路３０部分の動作は、図３Ａを参照してそれらの条件
に対して説明した動作と同じである。トランジスタ３３
と３４はターンオフされ、トランジスタ３５と５４はタ
ーンオンされる。この場合には、出力はトランジスタ３
４のベースとともに、トランジスタ５４を通じてアース
電位ＶSSまで放電させられる。したがって、トランジス
タ３４のベースが入力ノード５１ではなくて出力端子を
通じて放電させられるから、そのベースは出力端子より
速く放電される（図１の露出ベース回路の場合における
ような）ことは決してない。このようにして負のＶBEは
決して発生されることはない。図５の回路５０をたとえ
ば２状態非反転バッファとして使用できる。
【００２０】図６は、本発明の図３Ａの回路３０を採用
する３状態非反転バッファ回路６０を示す。入力ノード
３１へデータノード６１が結合される。データノード６
１はインバータ６４へも結合される。そのインバータの
出力端子はトランジスタ６５、６６へ結合される。それ
らのトランジスタは図６に示すようにスイッチとして並
列に接続される。可能化ノード６２が可能化信号をトラ
ンジスタ６６のゲートとインバータ６３へ結合する。そ
のインバータの出力端子はノード３２とノード６７へ結
合される。そのノード６７はノード６８を介してトラン
ジスタ６５のゲートとトランジスタ６９のゲートへ結合
される。トランジスタ６５、６６の出力端子はトランジ
スタ７２のゲートへ結合される。この好適な実施例にお
いては、トランジスタ６６、６９、７２はｎ型ＭＯＳト
ランジスタであり、トランジスタ６５はｐ型ＭＯＳトラ
ンジスタである。
【００２１】可能化ノード６２が高い（すなわち、高い
可能化信号）と、トランジスタ６６はオンである。イン
バータ６３の出力は低い。その結果として、トランジス
タ３３はオン、トランジスタ３５はオフ、トランジスタ
６５はオン、トランジスタ６９はオフである。ここで、
可能化ノード６２が高い時の図６の回路６０の動作につ
いて説明する。データノード６１が高いとすると、イン
バータ６４の出力は低い。トランジスタ６５、６６はオ
ンで、トランジスタ７２はオフになっているから、出力
ノード７０はアース電位ＶSSから分離される。また、ト
ランジスタ３３がオンであるから、トランジスタ３４が
ターンオンされて電流がノード３８から出力ノード７０
（ノード３７からのエミッタ・ホロワ）へ流れることが
できるようにされ、その結果として出力ノード７０は高
い電圧状態になる。
【００２２】可能化ノード６２が依然として高いと、デ
ータノード６１が低ければ、ノード３７はアース電位Ｖ
SSからＶtpまで引き下げられる。それによってノード３
７は高い電圧を、トランジスタ３３を流れる基板電流へ
ドレインを通じて徐々に放電させる。また、データ・ノ
ード６１が低い間は、インバータ６４の出力は高く、従
ってトランジスタ７２をターンオンし（トランジスタ６
５、６６がオンになっているから）、それにより出力ノ
ード７０をトランジスタ７２を通じてアース電位ＶSSま
で迅速に放電させる。このように、可能化ノード６２が
高い状態にある間は、出力７０は、データ・ノード６１
が高い時は高い状態にあり、データ・ノード６１が低い
時は低い状態にある（すなわち、可能化＝１の時は出力
ノード７０＝データである）。
【００２３】可能化ノード６２が低いと、インバータ６
３の出力は高い。そうするとトランジスタ６５、６６は
オフであり、トランジスタ６９はオンである。トランジ
スタ６９は接地されているから、可能化ノード６２が低
い時はノード７１は常に低く、従ってトランジスタ７２
はターンオフであるので、出力ノード７０をアースから
分離する。また、インバータ６３の高い出力のために、
トランジスタ３３はターンオフされてトランジスタ３４
をデータ・ノード６１から分離する。そうするとトラン
ジスタ３５はターンオンされて、トランジスタ３４のベ
ースをトランジスタ３５を介して出力ノード７０へ結合
する。このようにして、可能化ノード６２が低い時は出
力ノード７０は浮動する。したがって、可能化ノード６
２が高い時は、出力ノード７０はデータに等しく、可能
化ノード６２が低い時は出力ノード７０は浮動する。
【００２４】図７は３状態反転バッファ回路８０を示
す。回路８０は、インバータ８４がデータ・ノード８１
と回路３０の入力ノード３１の間に置かれることを除
き、図６の回路６０に類似する。したがって、データ・
ノード８１と並列トランジスタ８５、８６との間にはイ
ンバータは存在しない。可能化回路の動作は回路８０に
おいては図６の回路６０における動作と同じである。可
能化ノード８２が高いと、出力ノード９０はインバータ
８４の出力と常に同じレベルである。したがって、可能
化ノード８２が高い時は、出力９０は常にデータ・ノー
ド８１の反転された信号である。可能化ノード８２が低
い時は、出力９０は常に浮動する。したがって、可能化
が１に等しい時は出力ノード９０は反転されたデータに
等しく、可能化が０に等しい時は出力ノード９０は浮動
する。以上、負のＶBEに対する保護として使用でき、ま
たはバイポーラ装置を３状態にするＢｉＣＭＯＳ回路に
ついて説明した。露出ベース・バイポーラ装置の代わり
に、予備充電装置として、２状態非反転バッファ回路と
して、３状態非反転バッファ回路として、及び３状態反
転バッファ回路としてのものを含めて、この回路の使用
の例を説明した。
【図面の簡単な説明】
【図１】従来の「露出ベース」回路の例である。
【図２】従来の予備充電回路の例である。
【図３】バイポーラ・トランジスタの負ＶBEに対する保
護として用いられる本発明の回路の２つの実施例を示
す。
【図４】予備充電回路において用いられる時の図３Ａの
回路を示す。
【図５】露出ベース回路において用いられる時の図３Ａ
の回路を示す。
【図６】非反転３状態バッファの一部として用いられる
時の図３Ａの回路を示す。
【図７】反転３状態バッファの一部として用いられる時
の図３Ａの回路を示す。
【符号の説明】
３０ ＢｉＣＭＯＳ回路 ３１、４１ 入力ノード ３２ 制御ノード ３９、４３、７０、９０ 出力ノード ４０ 予備充電回路 ５０ 露出ベース回路 ６０ ３状態非反転バッファ回路 ６２ 可能化ノード ８０ ３状態反転バッファ回路 ８１ データ・ノード

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力ノードおよび第２の入力ノー
    ドと、 出力ノードと、 ベース、電源へ結合されたコレクタおよびエミッタを有
    するバイポーラ・トランジスタと、 を備え、この手段は、ゲートとソース及びドレインをお
    のおの有する第１のトランジスタおよび第２のトランジ
    スタを備える一対のＣＭＯＳトランジスタを備え、前記
    トランジスタの前記ゲートは前記第２の入力ノードへ結
    合され、前記第１のトランジスタの前記ソースは前記第
    １の入力ノードへ結合され、前記第１のトランジスタの
    前記ドレインは前記バイポーラ・トランジスタの前記ベ
    ースと前記第２のトランジスタの前記ドレインへ結合さ
    れ、前記第２のトランジスタの前記ソースと前記バイポ
    ーラ・トランジスタの前記エミッタは前記出力ノードへ
    結合され、前記第１の入力ノードへ低い電位が加えられ
    た時にバイポーラ・トランジスタの前記ベースを前記出
    力ノードへ常に電気的に結合し、前記バイポーラ・トラ
    ンジスタにおけるベース−エミッタ電圧を十分に低下さ
    せる手段とからなるＢｉＣＭＯＳ回路。
  2. 【請求項２】 第１の入力ノードと、 出力ノードと、 前記第１の入力ノードへ結合されるインバータと、 ベース、電源へ結合されたコレクタ及び前記出力ノード
    へ結合されたエミッタを有するバイポーラ・トランジス
    タと、 ゲートとソース及びドレインをおのおの有する第１のト
    ランジスタ及び第２のトランジスタを備える一対のＣＭ
    ＯＳトランジスタを備え、前記第１及び第２のトランジ
    スタのゲートは前記インバータの出力端子へ結合され、
    前記第１のトランジスタの前記ソースは前記第１の入力
    ノードへ結合され、前記第１のトランジスタの前記ドレ
    インは前記バイポーラ・トランジスタの前記ベースと前
    記第２のトランジスタの前記ドレインへ結合され、前記
    第２のトランジスタの前記ソースと前記バイポーラ・ト
    ランジスタの前記エミッタは前記出力ノードへ結合さ
    れ、前記第１の入力ノードへ低い電位が加えられた時に
    バイポーラ・トランジスタの前記ベースを前記出力ノー
    ドへ常に電気的に結合する手段と、 ゲート、ソース及びドレインを有し、そのゲートが前記
    インバータの前記出力端子へ結合され、ドレインが前記
    出力ノードへ結合され、ソースが接地される第３のトラ
    ンジスタとからなるＢｉＣＭＯＳ回路。
  3. 【請求項３】 ＢｉＣＭＯＳ非反転３状態バッファ回路
    において、 ａ）ベース、電源へ結合されるコレクタ、及び前記回路
    の出力端子へ結合されるエミッタとを有するバイポーラ
    ・トランジスタと、 ｂ）第１のインバータを介して第１の入力端子へ結合さ
    れるゲート、前記出力端子へ結合されるドレイン、及び
    接地されるソースを有する第１のトランジスタと、 ｃ）第２のインバータを介して第２の入力端子へ結合さ
    れるゲート、前記第１のトランジスタの前記ゲートへ結
    合されるドレイン、及び接地されるソースを有する第２
    のトランジスタと、 ｄ）前記バイポーラ・トランジスタの前記ベースへ結合
    されるドレイン、前記出力ノードへ結合されるソース、
    及び前記第２の入力端子が第１の電圧状態にある時に前
    記バイポーラ・トランジスタの前記ベースを前記出力ノ
    ードへ結合するために、前記第２のインバータを介して
    前記第２の入力端子へ結合されるゲートを有する第３の
    トランジスタを含む手段と、 ｅ）前記バイポーラ・トランジスタの前記ベースへ結合
    されるドレイン、前記第１の入力端子へ結合されるソー
    ス、及び前記第３トランジスタのゲートへ結合されるゲ
    ートを有する第４のトランジスタと、 を備え、前記第２の入力端子が前記第１の電圧状態にあ
    る時は、前記第３のトランジスタは前記バイポーラ・ト
    ランジスタの前記ベースを前記出力ノードへ結合し、前
    記第１の入力端子が前記第１の電圧状態にあり、前記第
    ２の入力端子が前記第２の電圧状態にある時は、前記バ
    イポーラ・トランジスタの前記ベースは前記第１の電圧
    状態プラス前記第４のトランジスタがターンオフされる
    ような前記第４のトランジスタのしきい値に等しい電圧
    になるＢｉＣＭＯＳ非反転３状態バッファ回路。
  4. 【請求項４】 ＢｉＣＭＯＳ反転３状態バッファ回路に
    おいて、 ａ）ベース、電源へ結合されるコレクタ、及び前記回路
    の出力端子へ結合されるエミッタとを有するバイポーラ
    ・トランジスタと、 ｂ）第１の入力端子へ結合されるゲート、前記出力ノー
    ドへ結合されるドレイン、及び接地されるソースを有す
    る第１のトランジスタと、 ｃ）第１のインバータを介して第２の入力端子へ結合さ
    れるゲート、前記第１のトランジスタの前記ゲートへ結
    合されるドレイン、及び接地されるソースを有する第２
    のトランジスタと、 ｄ）前記バイポーラ・トランジスタの前記ベースへ結合
    されるドレイン、前記出力ノードへ結合されるソース、
    及び前記第２の入力端子が第１の電圧状態にある時に、
    前記バイポーラ・トランジスタの前記ベースを前記出力
    ノードへ結合するために、前記第１のインバータを介し
    て前記第２の入力端子へ結合されるゲートを有する第３
    のトランジスタを有する手段と、 ｅ）前記バイポーラ・トランジスタの前記ベースへ結合
    されるドレイン、前記第２のインバータを介して前記第
    １の入力端子へ結合されるソース、及び前記第３トラン
    ジスタのゲートへ結合されるゲートを有する第４のトラ
    ンジスタと、 を備え、前記第２の入力端子が前記第１の電圧状態にあ
    る時は、前記第３のトランジスタは前記バイポーラ・ト
    ランジスタの前記ベースを前記出力ノードへ結合し、前
    記第１の入力端子が前記第２の電圧状態にあり、前記第
    ２の入力端子が前記第２の電圧状態にある時は、前記バ
    イポーラ・トランジスタの前記ベースは前記第１の電圧
    状態プラス、前記第４のトランジスタがターンオフされ
    るような前記第４のトランジスタのしきい値に等しい電
    圧となるＢｉＣＭＯＳ反転３状態バッファ回路。
JP5232211A 1992-09-09 1993-08-26 ＢｉＣＭＯＳ回路及びその反転非反転３状態バッファ回路 Pending JPH06188719A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/943,406 US5300829A (en) 1992-09-09 1992-09-09 BiCMOS circuit with negative VBE protection
US943,406 1992-09-09

Publications (1)

Publication Number Publication Date
JPH06188719A true JPH06188719A (ja) 1994-07-08

Family

ID=25479606

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5232211A Pending JPH06188719A (ja) 1992-09-09 1993-08-26 ＢｉＣＭＯＳ回路及びその反転非反転３状態バッファ回路

Country Status (4)

Country Link
US (1) US5300829A (ja)
JP (1) JPH06188719A (ja)
GB (1) GB2270598B (ja)
SG (1) SG46555A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326596A (ja) * 1993-03-17 1994-11-25 Fujitsu Ltd Ｂｉ−ＣＭＯＳ回路
US5399918A (en) * 1993-09-30 1995-03-21 Intel Corporation Large fan-in, dynamic, bicmos logic gate
US5398000A (en) * 1994-03-30 1995-03-14 Intel Corporation Simple and high speed BICMOS tristate buffer circuit
US5535166A (en) * 1994-07-25 1996-07-09 Microunity Systems Engineering, Inc. Circuit for isolating and driving interconnect lines
US5592104A (en) * 1995-12-13 1997-01-07 Lsi Logic Corporation Output buffer having transmission gate and isolated supply terminals
JP2820118B2 (ja) * 1996-05-30 1998-11-05 日本電気株式会社 トライステートバッファ
US6067363A (en) * 1996-06-03 2000-05-23 Ericsson Inc. Audio A/D convertor using frequency modulation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3688222T2 (de) * 1985-07-22 1993-11-04 Hitachi Ltd Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor.
US4649294A (en) * 1986-01-13 1987-03-10 Motorola, Inc. BIMOS logic gate
US4703203A (en) * 1986-10-03 1987-10-27 Motorola, Inc. BICMOS logic having three state output
JPH02214219A (ja) * 1989-02-14 1990-08-27 Nec Corp バイポーラｍｏｓ３値出力バッファ
US5068548A (en) * 1990-05-15 1991-11-26 Siarc Bicmos logic circuit for basic applications
US5107142A (en) * 1990-10-29 1992-04-21 Sun Microsystems, Inc. Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit
US5153464A (en) * 1990-12-14 1992-10-06 Hewlett-Packard Company Bicmos tri-state output buffer

Also Published As

Publication number Publication date
SG46555A1 (en) 1998-02-20
GB9312217D0 (en) 1993-07-28
US5300829A (en) 1994-04-05
GB2270598B (en) 1996-09-25
GB2270598A (en) 1994-03-16

Similar Documents

Publication Publication Date Title
KR100324940B1 (ko) Mos논리회로및그mos논리회로를포함하는반도체장치
US6445210B2 (en) Level shifter
US5047669A (en) Tristate circuit using bipolar transistor and CMOS transistor
US5023480A (en) Push-pull cascode logic
JP2000207887A (ja) ラッチ型センス増幅器
KR100225833B1 (ko) 출력회로
US6094072A (en) Methods and apparatus for bipolar elimination in silicon-on-insulator (SOI) domino circuits
US5432463A (en) High speed NOR gate with small output voltage swings
US5300829A (en) BiCMOS circuit with negative VBE protection
JP2918821B2 (ja) オフチップドライバ回路
US4876465A (en) Dynamic CMOS buffer for low current switching
US5818264A (en) Dynamic circuit having improved noise immunity and method therefor
US5049765A (en) BiCMOS noninverting buffer and logic gates
US5111077A (en) BiCMOS noninverting buffer and logic gates
JPH02228813A (ja) バイポーラ・ｍｏｓ論理回路および半導体集積回路
US5801558A (en) Controlled transition time driver circuit
US5113096A (en) BiCMOS circuit
US6104213A (en) Domino logic circuit having a clocked precharge
JP3497000B2 (ja) 半導体回路
US6943589B2 (en) Combination multiplexer and tristate driver circuit
US5977789A (en) Fast-switching logic gate
JPH05152936A (ja) 論理回路
Lev et al. BiCMOS circuit with negative V BE protection
JP3547852B2 (ja) 半導体装置
GB2296834A (en) BiCMOS tri-state buffers