JPH05152936A - 論理回路 - Google Patents
論理回路Info
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- JPH05152936A JPH05152936A JP3316362A JP31636291A JPH05152936A JP H05152936 A JPH05152936 A JP H05152936A JP 3316362 A JP3316362 A JP 3316362A JP 31636291 A JP31636291 A JP 31636291A JP H05152936 A JPH05152936 A JP H05152936A
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- Japan
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- level
- signal
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Abstract
(57)【要約】
【目的】 入力信号の排他的論理和もしくは、否定排他
的論理和が得られる出力端子の電位を速く、確実に固定
する。 【構成】 入力端子１０１，１０３の双方にハイレベル
の信号が入力された時、出力端子１０５をハイレベルに
し、どちらか１方にローレベルの信号が入力された時、
出力端子１０５をローレベルにする第１論理ゲートと、
入力端子１０１，１０３の双方にローレベルの信号が入
力された時、出力端子１０７をローレベルにし、どちら
か１方にハイレベルの信号が入力された時出力端子１０
７をハイレベルにする第２論理ゲートと、出力端子１０
５がハイレベルのとき出力端子１０７をローレベルにす
るＮＭＯＳ１１７と、出力端子１０７がローレベルのと
き出力端子１０５をハイレベルにするＰＭＯＳ１１９と
から構成されている。
的論理和が得られる出力端子の電位を速く、確実に固定
する。 【構成】 入力端子１０１，１０３の双方にハイレベル
の信号が入力された時、出力端子１０５をハイレベルに
し、どちらか１方にローレベルの信号が入力された時、
出力端子１０５をローレベルにする第１論理ゲートと、
入力端子１０１，１０３の双方にローレベルの信号が入
力された時、出力端子１０７をローレベルにし、どちら
か１方にハイレベルの信号が入力された時出力端子１０
７をハイレベルにする第２論理ゲートと、出力端子１０
５がハイレベルのとき出力端子１０７をローレベルにす
るＮＭＯＳ１１７と、出力端子１０７がローレベルのと
き出力端子１０５をハイレベルにするＰＭＯＳ１１９と
から構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、２つの入力信号の排他
的論理和もしくは否定排他的論理和を得る論理回路に関
するものである。
的論理和もしくは否定排他的論理和を得る論理回路に関
するものである。
【０００２】
【従来の技術】従来、２つの入力信号の排他的論理和を
得る技術として特開平０２−１６８７２６号公報に開示
されているものがあった。
得る技術として特開平０２−１６８７２６号公報に開示
されているものがあった。
【０００３】以下、上記公報に開示された技術を簡単に
説明する。
説明する。
【０００４】図２は、従来の排他的論理和回路の回路図
である。
である。
【０００５】この回路は、ＰＭＯＳトランジスタ２０
７，２０９とプルダウン抵抗２１１の３素子から構成さ
れる。ＰＭＯＳトランジスタ２０７のソースは、第１入
力端子２０１およびＰＭＯＳトランジスタ２０９のゲー
トに接続されている。ＰＭＯＳトランジスタ２０９のソ
ースは、第２入力端子２０３およびＰＭＯＳトランジス
タ２０７のゲートに接続されている。また、ＰＭＯＳト
ランジスタ２０７のドレインは、ＰＭＯＳトランジスタ
２０９のドレインと接続されると共に、一端が接地され
ているプルダウン抵抗２１１の他端と共に出力端子２０
５に接続されている。
７，２０９とプルダウン抵抗２１１の３素子から構成さ
れる。ＰＭＯＳトランジスタ２０７のソースは、第１入
力端子２０１およびＰＭＯＳトランジスタ２０９のゲー
トに接続されている。ＰＭＯＳトランジスタ２０９のソ
ースは、第２入力端子２０３およびＰＭＯＳトランジス
タ２０７のゲートに接続されている。また、ＰＭＯＳト
ランジスタ２０７のドレインは、ＰＭＯＳトランジスタ
２０９のドレインと接続されると共に、一端が接地され
ているプルダウン抵抗２１１の他端と共に出力端子２０
５に接続されている。
【０００６】次に動作について説明する。
【０００７】まず、第１および第２入力端子２０１，２
０３がともにハイレベル（５Ｖ）のとき、ＰＭＯＳトラ
ンジスタ２０７，２０９は、ともにオフ状態であり、第
１および第２入力端子２０１，２０３に入力されたハイ
レベルは、出力端子２０５には伝えられない。従って、
出力端子２０５は、プルダウン抵抗２１１によって、ロ
ーレベルになる。
０３がともにハイレベル（５Ｖ）のとき、ＰＭＯＳトラ
ンジスタ２０７，２０９は、ともにオフ状態であり、第
１および第２入力端子２０１，２０３に入力されたハイ
レベルは、出力端子２０５には伝えられない。従って、
出力端子２０５は、プルダウン抵抗２１１によって、ロ
ーレベルになる。
【０００８】次に、第１入力端子２０１のみをローレベ
ル（０Ｖ）にすると、ＰＭＯＳトランジスタ２０９がオ
ン状態になる。従って、第２入力端子２０３に入力され
たハイレベルが、このＰＭＯＳトランジスタ２０９を介
して出力端子２０５に伝えられる。また、第２入力端子
２０３のみをローレベルにしたときも同様に、出力端子
２０５は、ハイレベルになる。
ル（０Ｖ）にすると、ＰＭＯＳトランジスタ２０９がオ
ン状態になる。従って、第２入力端子２０３に入力され
たハイレベルが、このＰＭＯＳトランジスタ２０９を介
して出力端子２０５に伝えられる。また、第２入力端子
２０３のみをローレベルにしたときも同様に、出力端子
２０５は、ハイレベルになる。
【０００９】次に、第１および第２入力端子２０１，２
０３をともにローレベルにすると、ＰＭＯＳトランジス
タ２０７，２０９はともにオン状態になる。
０３をともにローレベルにすると、ＰＭＯＳトランジス
タ２０７，２０９はともにオン状態になる。
【００１０】従って、第１および第２入力端子２０１，
２０３に入力されたローレベルが、ＰＭＯＳトランジス
タ２０７，２０９を介して、出力端子２０５に伝えられ
る。この時、プルダウン抵抗２１１は、ハイレベルであ
った出力端子２０５の電荷を放電する役割を果してい
る。
２０３に入力されたローレベルが、ＰＭＯＳトランジス
タ２０７，２０９を介して、出力端子２０５に伝えられ
る。この時、プルダウン抵抗２１１は、ハイレベルであ
った出力端子２０５の電荷を放電する役割を果してい
る。
【００１１】
【発明が解決しようとする課題】しかしながら上記構成
の回路では、プルダウン抵抗２１１によって、この排他
的論理和回路の性能が左右されてしまうという問題点が
あった。
の回路では、プルダウン抵抗２１１によって、この排他
的論理和回路の性能が左右されてしまうという問題点が
あった。
【００１２】即ち、第１もしくは第２入力端子２０１，
２０３のいずれか一方がローレベルで他方がハイレベル
のとき、出力端子２０５はハイレベルになるが、プルダ
ウン抵抗２１１の抵抗値が小さいと、このプルダウン抵
抗２１１によって出力端子２１１の電位が下がり、誤動
作を起こしてしまう。さらにその際にプルダウン抵抗２
１１には、多大な電流が流れるため消費電力の増大を招
いてしまう。
２０３のいずれか一方がローレベルで他方がハイレベル
のとき、出力端子２０５はハイレベルになるが、プルダ
ウン抵抗２１１の抵抗値が小さいと、このプルダウン抵
抗２１１によって出力端子２１１の電位が下がり、誤動
作を起こしてしまう。さらにその際にプルダウン抵抗２
１１には、多大な電流が流れるため消費電力の増大を招
いてしまう。
【００１３】また、ローレベルであった第１もしくは第
２入力端子２０１，２０３がハイレベルになると、ＰＭ
ＯＳトランジスタ２０７，２０９はともにオフ状態にな
り、プルダウン抵抗２１１は、出力端子２０５に接続さ
れる負荷の電荷を放電し、この出力端子２０５の電位を
ローレベルにする。しかし、プルダウン抵抗２１１の抵
抗値が大きいと、電荷の放電に時間がかかりその結果、
立ち下がり伝搬遅延時間が長くなってしまう。さらに、
この構成の回路を用いて、排他的論理和の反転信号、つ
まり否定排他的論理和を得るためには、インバータ回路
を用いて排他的論理和の反転信号をつくりださねばなら
ず、インバータ回路１段分の遅延が生じてしまうという
問題点があった。
２入力端子２０１，２０３がハイレベルになると、ＰＭ
ＯＳトランジスタ２０７，２０９はともにオフ状態にな
り、プルダウン抵抗２１１は、出力端子２０５に接続さ
れる負荷の電荷を放電し、この出力端子２０５の電位を
ローレベルにする。しかし、プルダウン抵抗２１１の抵
抗値が大きいと、電荷の放電に時間がかかりその結果、
立ち下がり伝搬遅延時間が長くなってしまう。さらに、
この構成の回路を用いて、排他的論理和の反転信号、つ
まり否定排他的論理和を得るためには、インバータ回路
を用いて排他的論理和の反転信号をつくりださねばなら
ず、インバータ回路１段分の遅延が生じてしまうという
問題点があった。
【００１４】
【課題を解決するための手段】本発明は、上記問題点を
解決するために第１および第２入力端子と、第１および
第２出力端子とを有し第１および第２入力端子に第１論
理レベルの信号が入力されたとき第１出力端子に第１論
理レベルの信号を出力し、第１または第２入力端子のど
ちらか一方に第２論理レベルの信号が入力されたとき第
１出力端子に第２論理レベルの信号を出力する第１の論
理ゲートと、第１および第２入力端子に第２論理レベル
の信号が入力されたとき第２出力端子に第２論理レベル
の信号を出力し、第１または第２入力端子のどちらか一
方に第１論理レベルの信号が入力されたとき第２出力端
子に第１論理レベルの信号を出力する第２の論理ゲート
と、第１の論理ゲートが第１論理レベルの信号を出力し
ている間、第２出力端子を第２論理レベルにする第１の
スイッチと、第２の論理ゲートが第２論理レベルの信号
を出力している間第１出力端子を第１論理レベルにする
第２のスイッチとから構成されたものである。
解決するために第１および第２入力端子と、第１および
第２出力端子とを有し第１および第２入力端子に第１論
理レベルの信号が入力されたとき第１出力端子に第１論
理レベルの信号を出力し、第１または第２入力端子のど
ちらか一方に第２論理レベルの信号が入力されたとき第
１出力端子に第２論理レベルの信号を出力する第１の論
理ゲートと、第１および第２入力端子に第２論理レベル
の信号が入力されたとき第２出力端子に第２論理レベル
の信号を出力し、第１または第２入力端子のどちらか一
方に第１論理レベルの信号が入力されたとき第２出力端
子に第１論理レベルの信号を出力する第２の論理ゲート
と、第１の論理ゲートが第１論理レベルの信号を出力し
ている間、第２出力端子を第２論理レベルにする第１の
スイッチと、第２の論理ゲートが第２論理レベルの信号
を出力している間第１出力端子を第１論理レベルにする
第２のスイッチとから構成されたものである。
【００１５】
【作用】本発明によれば一方の出力端子の電位が決定す
ると、この出力端子の電位を検知して動作するＭＯＳト
ランジスタによってただちに他方の出力端子の電位を決
定することができる。
ると、この出力端子の電位を検知して動作するＭＯＳト
ランジスタによってただちに他方の出力端子の電位を決
定することができる。
【００１６】
【実施例】図１は、本発明の第１の実施例を示す論理回
路である。
路である。
【００１７】以下図１を用いて本発明の第１の実施例を
説明する。
説明する。
【００１８】本回路は、入力端子１０１，１０３と、出
力端子１０５，１０７とを持っている。そしてこの入力
端子１０１，１０３と出力端子１０５に接続されたＮ型
ＭＯＳトランジスタ（以下ＮＭＯＳとする。）１０９，
１１１から構成される第１論理ゲートと、入力端子１０
１，１０３と出力端子１０７に接続されたＰ型ＭＯＳト
ランジスタ１１３，１１５（以下ＰＭＯＳとする。）か
ら構成される第２論理ゲートと、第１論理ゲートの出力
を受け出力端子１０７の電位を接地レベルにするＮＭＯ
Ｓ１１７と、第２論理ゲートの出力を受け出力端子１０
５の電位を電源電位レベルにするＰＭＯＳ１１９とから
構成されている。
力端子１０５，１０７とを持っている。そしてこの入力
端子１０１，１０３と出力端子１０５に接続されたＮ型
ＭＯＳトランジスタ（以下ＮＭＯＳとする。）１０９，
１１１から構成される第１論理ゲートと、入力端子１０
１，１０３と出力端子１０７に接続されたＰ型ＭＯＳト
ランジスタ１１３，１１５（以下ＰＭＯＳとする。）か
ら構成される第２論理ゲートと、第１論理ゲートの出力
を受け出力端子１０７の電位を接地レベルにするＮＭＯ
Ｓ１１７と、第２論理ゲートの出力を受け出力端子１０
５の電位を電源電位レベルにするＰＭＯＳ１１９とから
構成されている。
【００１９】次に動作について図３，図４，図５を用い
て説明する。図３は、図１の回路における入力端子１０
１，１０３の電位変化を表わした図である。なお、図３
において、３０１は入力端子１０１の電位変化を示す線
で、３０３は、入力端子１０３の電位変化を示す線であ
る。図４は、図３に対応する図であって、４０７は出力
端子１０７の電位変化を示す線で、４０５は、出力端子
１０５の電位変化を示す線で、４０７は、出力端子１０
７の電位変化を示す線で、４０９は、従来の排他的論理
和回路の出力端子２０５の電位変化を示す図である。
て説明する。図３は、図１の回路における入力端子１０
１，１０３の電位変化を表わした図である。なお、図３
において、３０１は入力端子１０１の電位変化を示す線
で、３０３は、入力端子１０３の電位変化を示す線であ
る。図４は、図３に対応する図であって、４０７は出力
端子１０７の電位変化を示す線で、４０５は、出力端子
１０５の電位変化を示す線で、４０７は、出力端子１０
７の電位変化を示す線で、４０９は、従来の排他的論理
和回路の出力端子２０５の電位変化を示す図である。
【００２０】図５は、本発明の動作を理解しやすくする
ための動作状態図であり、入力端子１０１，１０３、出
力端子１０５，１０７およびＰＭＯＳ１１９、ＮＭＯＳ
１１７の状態を示す図である。
ための動作状態図であり、入力端子１０１，１０３、出
力端子１０５，１０７およびＰＭＯＳ１１９、ＮＭＯＳ
１１７の状態を示す図である。
【００２１】まず図３の３８．０ｎｓｅｃ付近に示すよ
うに入力端子１０１，１０３双方に、ローレベル（０
Ｖ）の信号が入力されるとＮＭＯＳ１０９のソースに接
続されたＮＭＯＳ１１１のゲートにローレベルの信号を
伝達し、ＮＭＯＳ１１１をオフ状態にする。またＮＭＯ
Ｓ１１１のソースに接続されたＮＭＯＳ１０９のゲート
にもローレベルの信号を伝達するので、ＮＭＯＳ１０９
もオフ状態になる。従って、第１論理ゲートに入力され
た信号は、出力端子１０５に伝達されず出力端子１０５
をフローティング状態にする。（第１論理ゲートは、フ
ローティング電位を出力する。）一方、ＰＭＯＳ１１３
のゲートには、入力端子１０３に入力されたローレベル
の信号が入力され、ＰＭＯＳ１１３をオン状態にする。
また、ＰＭＯＳ１１５のゲートには、入力端子１０１に
入力されたローレベルの信号が入力され、ＰＭＯＳ１１
５をオン状態にする。従って第２論理ゲートに入力され
た信号は、出力端子１０７をローレベルにする。（第２
論理ゲートは、ローレベルを出力する。）第２論理ゲー
トのローレベルの出力は、ＰＭＯＳ１１９のゲートに伝
達され、ＰＭＯＳ１１９をオン状態にする。すると、電
源端子１２１に印加されているハイレベルの電位が、出
力端子１０５に加わり、フローティング状態であった出
力端子１０５は、すばやくハイレベル（５Ｖ）にプルア
ップされる。このハイレベルが、出力端子１０５の最終
的な電位である。そして出力端子１０５がハイレベルに
なったことにともない、ＮＭＯＳ１１７がオン状態にな
り、出力端子１０７が接地端子１２３に接続されローレ
ベルにプルダウンされる。もともと出力端子１０７は、
第２論理ゲートの出力によりローレベルであったが、こ
の動作で、完全にローレベルに固定される。この時の各
入出力端子と各ＭＯＳトランジスタの状態は図３のＡ行
に示すとおりである。
うに入力端子１０１，１０３双方に、ローレベル（０
Ｖ）の信号が入力されるとＮＭＯＳ１０９のソースに接
続されたＮＭＯＳ１１１のゲートにローレベルの信号を
伝達し、ＮＭＯＳ１１１をオフ状態にする。またＮＭＯ
Ｓ１１１のソースに接続されたＮＭＯＳ１０９のゲート
にもローレベルの信号を伝達するので、ＮＭＯＳ１０９
もオフ状態になる。従って、第１論理ゲートに入力され
た信号は、出力端子１０５に伝達されず出力端子１０５
をフローティング状態にする。（第１論理ゲートは、フ
ローティング電位を出力する。）一方、ＰＭＯＳ１１３
のゲートには、入力端子１０３に入力されたローレベル
の信号が入力され、ＰＭＯＳ１１３をオン状態にする。
また、ＰＭＯＳ１１５のゲートには、入力端子１０１に
入力されたローレベルの信号が入力され、ＰＭＯＳ１１
５をオン状態にする。従って第２論理ゲートに入力され
た信号は、出力端子１０７をローレベルにする。（第２
論理ゲートは、ローレベルを出力する。）第２論理ゲー
トのローレベルの出力は、ＰＭＯＳ１１９のゲートに伝
達され、ＰＭＯＳ１１９をオン状態にする。すると、電
源端子１２１に印加されているハイレベルの電位が、出
力端子１０５に加わり、フローティング状態であった出
力端子１０５は、すばやくハイレベル（５Ｖ）にプルア
ップされる。このハイレベルが、出力端子１０５の最終
的な電位である。そして出力端子１０５がハイレベルに
なったことにともない、ＮＭＯＳ１１７がオン状態にな
り、出力端子１０７が接地端子１２３に接続されローレ
ベルにプルダウンされる。もともと出力端子１０７は、
第２論理ゲートの出力によりローレベルであったが、こ
の動作で、完全にローレベルに固定される。この時の各
入出力端子と各ＭＯＳトランジスタの状態は図３のＡ行
に示すとおりである。
【００２２】次に、図３の４６．０ｎｓｅｃ付近に示す
ように、入力端子１０３をローレベルにしたまま入力端
子１０１に、ハイレベルの信号が入力されると、ＮＭＯ
Ｓ１１１は、オン状態になり、ＮＭＯＳ１０９は、オフ
状態であるため、入力端子１０３に入力されたローレベ
ルの信号が、第１論理ゲートの出力として出力端子１０
５に伝達され、出力端子１０５をローレベルにする。こ
こで、出力端子１０５がローレベルになったことにとも
ない、ＮＭＯＳ１１７がオフ状態になり、出力端子１０
７が等価的に高インピーダンスに接続される。
ように、入力端子１０３をローレベルにしたまま入力端
子１０１に、ハイレベルの信号が入力されると、ＮＭＯ
Ｓ１１１は、オン状態になり、ＮＭＯＳ１０９は、オフ
状態であるため、入力端子１０３に入力されたローレベ
ルの信号が、第１論理ゲートの出力として出力端子１０
５に伝達され、出力端子１０５をローレベルにする。こ
こで、出力端子１０５がローレベルになったことにとも
ない、ＮＭＯＳ１１７がオフ状態になり、出力端子１０
７が等価的に高インピーダンスに接続される。
【００２３】一方、ＰＭＯＳ１１５は、オフ状態にな
り、ＰＭＯＳ１１３は、オン状態であるので、入力端子
１０１に入力されたハイレベルの信号が、第２論理ゲー
トの出力として、出力端子１０７に伝達され、出力端子
１０７をハイレベルにする。ここで、出力端子１０７が
ハイレベルになったことにともない、ＰＭＯＳ１１９が
オフ状態になり、出力端子１０５が、等価的に高インピ
ーダンス接続される。ここで、出力端子１０７に与えら
れたハイレベルの電位は、高インピーダンスなＮＭＯＳ
１１７によりハイレベル（５Ｖ）を保つ。この状態は、
図４の４６．０ｎｓｅｃ付近を見れば理解できよう。つ
まり、従来回路の電位４０９がプルダウン抵抗２１１に
よって下がっているのに対して、出力端子１０７の電位
４０７は、ハイレベル（５Ｖ）を維持している。ここで
各入出力端子および各ＭＯＳトランジスタの状態は、図
３のＢ行に示すとおりである。次に、図３の５４．０ｎ
ｓｅｃ付近に示すように、入力端子１０１をハイレベル
にしたまま、入力端子１０３にハイレベルの信号が入力
されると、ＮＭＯＳ１０９，ＮＭＯＳ１１１はともにオ
ン状態になるため、入力端子１０１，１０３に入力され
たハイレベルの信号が第１論理ゲートの出力として出力
端子１０５に伝達され、出力端子１０５をハイレベルに
する。ここで、出力端子１０５がハイレベルになったこ
とにともない、ＮＭＯＳ１１７がオン状態になり、出力
端子１０７は、すばやくローレベルにプルダウンされ
る。
り、ＰＭＯＳ１１３は、オン状態であるので、入力端子
１０１に入力されたハイレベルの信号が、第２論理ゲー
トの出力として、出力端子１０７に伝達され、出力端子
１０７をハイレベルにする。ここで、出力端子１０７が
ハイレベルになったことにともない、ＰＭＯＳ１１９が
オフ状態になり、出力端子１０５が、等価的に高インピ
ーダンス接続される。ここで、出力端子１０７に与えら
れたハイレベルの電位は、高インピーダンスなＮＭＯＳ
１１７によりハイレベル（５Ｖ）を保つ。この状態は、
図４の４６．０ｎｓｅｃ付近を見れば理解できよう。つ
まり、従来回路の電位４０９がプルダウン抵抗２１１に
よって下がっているのに対して、出力端子１０７の電位
４０７は、ハイレベル（５Ｖ）を維持している。ここで
各入出力端子および各ＭＯＳトランジスタの状態は、図
３のＢ行に示すとおりである。次に、図３の５４．０ｎ
ｓｅｃ付近に示すように、入力端子１０１をハイレベル
にしたまま、入力端子１０３にハイレベルの信号が入力
されると、ＮＭＯＳ１０９，ＮＭＯＳ１１１はともにオ
ン状態になるため、入力端子１０１，１０３に入力され
たハイレベルの信号が第１論理ゲートの出力として出力
端子１０５に伝達され、出力端子１０５をハイレベルに
する。ここで、出力端子１０５がハイレベルになったこ
とにともない、ＮＭＯＳ１１７がオン状態になり、出力
端子１０７は、すばやくローレベルにプルダウンされ
る。
【００２４】一方、ＰＭＯＳ１１３，ＰＭＯＳ１１５
は、ともにオフ状態になるため入力端子１０１，１０３
に入力されたハイレベルの信号は、出力端子１０７には
伝達されず、出力端子１０７はフローライング状態にな
る。しかし、出力端子１０５が、ハイレベルになったこ
とにともないＮＭＯＳ１１７はオン状態になっているの
で出力端子１０７は、ただちにローレベルになる。この
ローレベルが、出力端子１０７の最終的な電位である。
また、出力端子１０７がローレベルになったことにとも
ないＰＭＯＳ１１９がオン状態になり、出力端子１０５
をハイレベルにプルアップする。もともと出力端子１０
５は、第１論理ゲートの出力によりハイレベルであった
が、この動作で完全にハイレベルに固定される。ここ
で、図４の５４．０ｎｓｅｃ付近を見ると、従来回路の
電位４０９がだれているのに対して、出力端子１０７の
電位４０７は、ハイレベルからローレベルにただちに変
化しているのがわかる。
は、ともにオフ状態になるため入力端子１０１，１０３
に入力されたハイレベルの信号は、出力端子１０７には
伝達されず、出力端子１０７はフローライング状態にな
る。しかし、出力端子１０５が、ハイレベルになったこ
とにともないＮＭＯＳ１１７はオン状態になっているの
で出力端子１０７は、ただちにローレベルになる。この
ローレベルが、出力端子１０７の最終的な電位である。
また、出力端子１０７がローレベルになったことにとも
ないＰＭＯＳ１１９がオン状態になり、出力端子１０５
をハイレベルにプルアップする。もともと出力端子１０
５は、第１論理ゲートの出力によりハイレベルであった
が、この動作で完全にハイレベルに固定される。ここ
で、図４の５４．０ｎｓｅｃ付近を見ると、従来回路の
電位４０９がだれているのに対して、出力端子１０７の
電位４０７は、ハイレベルからローレベルにただちに変
化しているのがわかる。
【００２５】ここで各入出力端子と各ＭＯＳトランジス
タの状態は、図５のＣ行に示すとおりである。次に、図
３の６２．０ｎｓｅｃ付近に示すように、入力端子１０
３をハイレベルにしたまま、入力端子１０１にローレベ
ルの信号が入力された場合は、ＮＭＯＳ１０９，ＰＭＯ
Ｓ１１５がオン状態になり、ＮＭＯＳ１１１，ＰＭＯＳ
１１３がオフ状態となるだけで、前述の図３４６．０ｎ
ｓｅｃ付近の動作と同様である。つまり、図５のＤ行に
示す各ＭＯＳトランジスタおよび各出力端子の状態は、
図３のＢ行と同様である。
タの状態は、図５のＣ行に示すとおりである。次に、図
３の６２．０ｎｓｅｃ付近に示すように、入力端子１０
３をハイレベルにしたまま、入力端子１０１にローレベ
ルの信号が入力された場合は、ＮＭＯＳ１０９，ＰＭＯ
Ｓ１１５がオン状態になり、ＮＭＯＳ１１１，ＰＭＯＳ
１１３がオフ状態となるだけで、前述の図３４６．０ｎ
ｓｅｃ付近の動作と同様である。つまり、図５のＤ行に
示す各ＭＯＳトランジスタおよび各出力端子の状態は、
図３のＢ行と同様である。
【００２６】以上のように入力端子１０１，１０３に入
力された信号の否定排他的論理和が出力端子１０５に現
われ、排他的論理和が出力端子１０７に現われる。
力された信号の否定排他的論理和が出力端子１０５に現
われ、排他的論理和が出力端子１０７に現われる。
【００２７】次に、本発明の第２の実施例を以下のとお
り説明する。
り説明する。
【００２８】図６は、本発明の第２の実施例を示す論理
回路である。なお、図１と共通な素子は図１で用いた符
号を付与してある。
回路である。なお、図１と共通な素子は図１で用いた符
号を付与してある。
【００２９】第１の実施例と第２の実施例の構成上の違
いは、電源端子１２１と出力端子１０５との間に、入力
端子１０１，１０３に入力される信号によって制御さ
れ、直列接続されたＰＭＯＳ６０１，ＰＭＯＳ６０３を
設けたことと、接地端子１２３と、出力端子１０７との
間に入力端子１０１，１０３に入力される信号によって
制御され、直列接続されたＮＭＯＳ６０５，ＮＭＯＳ６
０７を設けたことである。
いは、電源端子１２１と出力端子１０５との間に、入力
端子１０１，１０３に入力される信号によって制御さ
れ、直列接続されたＰＭＯＳ６０１，ＰＭＯＳ６０３を
設けたことと、接地端子１２３と、出力端子１０７との
間に入力端子１０１，１０３に入力される信号によって
制御され、直列接続されたＮＭＯＳ６０５，ＮＭＯＳ６
０７を設けたことである。
【００３０】第２の実施例の動作上の違いは、以下の点
である。入力端子１０１，１０３の双方にローレベルの
信号が入力されたとき、ＰＭＯＳ６０１，ＰＭＯＳ６０
３がともにオン状態になり、ただちに出力端子１０５を
ハイレベルにプルアップさせる。また、入力端子１０
１，１０３の双方にハイレベルの信号が入力されたと
き、ＮＭＯＳ６０５，ＮＭＯＳ６０７がともにオン状態
になり、ただちに出力端子１０７をローレベルにプルダ
ウンさせる。すなわち、第１の実施例では、一方の出力
端子の電位変化を検知して、他方の出力端子の電位を決
定するのに対して、この第２の実施例では、入力端子の
電位変化を検知して、出力端子の電位を決定しているの
である。従って、第２の実施例は、第１および第２論理
ゲートが持つ遅延時間分だけ、動作速度の向上が期待で
きる。
である。入力端子１０１，１０３の双方にローレベルの
信号が入力されたとき、ＰＭＯＳ６０１，ＰＭＯＳ６０
３がともにオン状態になり、ただちに出力端子１０５を
ハイレベルにプルアップさせる。また、入力端子１０
１，１０３の双方にハイレベルの信号が入力されたと
き、ＮＭＯＳ６０５，ＮＭＯＳ６０７がともにオン状態
になり、ただちに出力端子１０７をローレベルにプルダ
ウンさせる。すなわち、第１の実施例では、一方の出力
端子の電位変化を検知して、他方の出力端子の電位を決
定するのに対して、この第２の実施例では、入力端子の
電位変化を検知して、出力端子の電位を決定しているの
である。従って、第２の実施例は、第１および第２論理
ゲートが持つ遅延時間分だけ、動作速度の向上が期待で
きる。
【００３１】
【発明の効果】以上、詳細に説明したように本発明によ
れば、排他的論理和回路（否定排他的論理和回路）の出
力端子をプルアップもしくはプルダウンする素子をＭＯ
Ｓトランジスタとしたことにより、出力端子の電位をす
ばやく、確実に固定することができるので、誤動作を防
止し、遅延時間を短かくすることができる。さらに、消
費電力を低減することができるため、結果として動作マ
ージンが大きくなる。
れば、排他的論理和回路（否定排他的論理和回路）の出
力端子をプルアップもしくはプルダウンする素子をＭＯ
Ｓトランジスタとしたことにより、出力端子の電位をす
ばやく、確実に固定することができるので、誤動作を防
止し、遅延時間を短かくすることができる。さらに、消
費電力を低減することができるため、結果として動作マ
ージンが大きくなる。
【００３２】また、本発明の第１の実施例によれば、一
方の出力端子の電位を検知して他方の出力端子の電位を
制御するようにしたので、２つの出力端子の電位を正確
に固定することができる。さらに第２の実施例によれ
ば、入力端子の電位を検知して、出力端子の電位を制御
するようにしたのでより高速に、出力端子の電位を固定
することができる。
方の出力端子の電位を検知して他方の出力端子の電位を
制御するようにしたので、２つの出力端子の電位を正確
に固定することができる。さらに第２の実施例によれ
ば、入力端子の電位を検知して、出力端子の電位を制御
するようにしたのでより高速に、出力端子の電位を固定
することができる。
【図１】本発明の第１の実施例を示す図
【図２】従来の排他的論理和回路を示す図
【図３】本発明の第１の実施例の電位変化を示す図
【図４】本発明の第１の実施例の電位変化を示す図
【図５】本発明の動作状態を示す図
【図６】本発明の第２の実施例を示す図
１０１ 入力端子 １０３ 入力端子 １０５ 出力端子 １０７ 出力端子 １０９ ＮＭＯＳ １１１ ＮＭＯＳ １１３ ＰＭＯＳ １１５ ＰＭＯＳ １１７ ＮＭＯＳ １１９ ＰＭＯＳ １２１ 電源端子 １２３ 接地端子
Claims (4)
- 【請求項１】 第１および第２入力端子と、 第１および第２出力端子とを有する論理回路であって、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子に第１論理レベルの信号が入力されたと
き、前記第１出力端子に第１論理レベルの信号を出力
し、前記第１または第２入力端子のどちらか一方に第２
論理レベルの信号が入力されたとき、前記第１出力端子
に第２論理レベルの信号を出力する第１の論理ゲート
と、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子に第２論理レベルの信号が入力されたと
き、前記第２出力端子に第２論理レベルの信号を出力
し、前記第１または第２入力端子のどちらか一方に第１
論理レベルの信号が入力されたとき、前記第２出力端子
に第１論理レベルの信号を出力する第２論理ゲートと、 前記第１論理ゲートに接続され、前記第１論理ゲートの
出力が第１論理レベルになったことに応答して、前記第
２出力端子を第２論理レベルにする第１のスイッチと、 前記第２論理ゲートに接続され、前記第２論理ゲートの
出力が第２論理レベルになったことに応答して、前記第
１出力端子を第１論理レベルにする第２のスイッチとか
らなることを特徴とする論理回路。 - 【請求項２】 第１および第２入力端子と、 第１および第２出力端子とを有する論理回路であって、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子に第１論理レベルの信号が入力されたと
き、前記第１出力端子に第１論理レベルの信号を出力
し、前記第１または第２入力端子のどちらか一方に第２
論理レベルの信号が入力されたとき、前記第１出力端子
に第２論理レベルの信号を出力する第１の論理ゲート
と、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子に第２論理レベルの信号が入力されたと
き、前記第２出力端子に第２論理レベルの信号を出力
し、前記第１または第２入力端子のどちらか一方に第１
論理レベルの信号が入力されたとき、前記第２出力端子
に第１論理レベルの信号を出力する第２論理ゲートと、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子が第２論理レベルになったことに応答し
て、前記第１出力端子を第１論理レベルにする第１のス
イッチと、 前記第１および第２入力端子に接続され、前記第１およ
び第２入力端子が第１論理レベルになったことに応答し
て、前記第２出力端子を第２論理レベルにする第２のス
イッチとからなることを特徴とする論理回路。 - 【請求項３】 前記第１論理ゲートは、ソースが共通に
接続され、ゲートが他方のトランジスタのドレインに各
々接続された２つのＮ型ＭＯＳトランジスタからなるこ
とを特徴とする請求項１記載の論理回路。 - 【請求項４】 前記第２論理ゲートは、ソースが共通に
接続され、ゲートが他方のトランジスタのドレインに各
々接続された２つのＰ型ＭＯＳトランジスタからなるこ
とを特徴とする請求項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316362A JPH05152936A (ja) | 1991-11-29 | 1991-11-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316362A JPH05152936A (ja) | 1991-11-29 | 1991-11-29 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152936A true JPH05152936A (ja) | 1993-06-18 |
Family
ID=18076258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316362A Pending JPH05152936A (ja) | 1991-11-29 | 1991-11-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152936A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
| FR2768872A1 (fr) * | 1997-09-25 | 1999-03-26 | Sgs Thomson Microelectronics | Porte logique ou-exclusif a quatre entrees complementaires deux a deux et a deux sorties complementaires, et multiplieur de frequence l'incorporant |
| EP1111791A1 (en) * | 1999-12-03 | 2001-06-27 | Sony Corporation | Logic circuit and full adder using the same |
| KR100500922B1 (ko) * | 1998-12-22 | 2005-10-24 | 주식회사 하이닉스반도체 | 저전압에서 안정적인 연산 동작을 수행하기위한 논리 연산 회로 |
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| US10860291B2 (en) | 2016-02-23 | 2020-12-08 | Oxford Brookes University | Memristor based logic gate |
-
1991
- 1991-11-29 JP JP3316362A patent/JPH05152936A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508641A (en) * | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
| FR2768872A1 (fr) * | 1997-09-25 | 1999-03-26 | Sgs Thomson Microelectronics | Porte logique ou-exclusif a quatre entrees complementaires deux a deux et a deux sorties complementaires, et multiplieur de frequence l'incorporant |
| EP0905907A1 (fr) * | 1997-09-25 | 1999-03-31 | STMicroelectronics SA | Porte logique OU-exclusif à quatre entrées complémentaires deux à deux et à deux sorties complémentaires, et multiplicateur de fréquence l'incorporant |
| KR100500922B1 (ko) * | 1998-12-22 | 2005-10-24 | 주식회사 하이닉스반도체 | 저전압에서 안정적인 연산 동작을 수행하기위한 논리 연산 회로 |
| EP1111791A1 (en) * | 1999-12-03 | 2001-06-27 | Sony Corporation | Logic circuit and full adder using the same |
| US6700405B1 (en) * | 1999-12-03 | 2004-03-02 | Sony Corporation | Logic circuit and full adder using the same |
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
| US10860291B2 (en) | 2016-02-23 | 2020-12-08 | Oxford Brookes University | Memristor based logic gate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |