JP2884895B2 - 電圧検知回路 - Google Patents
電圧検知回路Info
- Publication number
- JP2884895B2 JP2884895B2 JP4076105A JP7610592A JP2884895B2 JP 2884895 B2 JP2884895 B2 JP 2884895B2 JP 4076105 A JP4076105 A JP 4076105A JP 7610592 A JP7610592 A JP 7610592A JP 2884895 B2 JP2884895 B2 JP 2884895B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- detection circuit
- level
- input signal
- voltage detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は電圧検知回路に関し、特
に入力信号レベルをシフトするためのトランジスタの構
成に関する。
に入力信号レベルをシフトするためのトランジスタの構
成に関する。
【０００２】
【従来の技術】従来の電圧検知回路は図３に示すように
入力信号ＰＩＮに印加された電圧レベルをシフトするＮ
ＭＯＳトランジスタＱ３１およびＱ３２と、ＰＭＯＳト
ランジスタＱ３５のフローティング防止用ＮＭＯＳトラ
ンジスタＱ３３と、ＰＭＯＳトランジスタＱ３５のゲー
ト電位を電源レベルに固定するためのＰＭＯＳトランジ
スタＱ３４と、ウェル電位がソースに接続されたＰＭＯ
ＳトランジスタＱ３５と、ゲート電位が電源レベルに接
続されたＮＭＯＳトランジスタＱ３６と、インバータ回
路Ｉ３１およびＩ３２で構成されている。
入力信号ＰＩＮに印加された電圧レベルをシフトするＮ
ＭＯＳトランジスタＱ３１およびＱ３２と、ＰＭＯＳト
ランジスタＱ３５のフローティング防止用ＮＭＯＳトラ
ンジスタＱ３３と、ＰＭＯＳトランジスタＱ３５のゲー
ト電位を電源レベルに固定するためのＰＭＯＳトランジ
スタＱ３４と、ウェル電位がソースに接続されたＰＭＯ
ＳトランジスタＱ３５と、ゲート電位が電源レベルに接
続されたＮＭＯＳトランジスタＱ３６と、インバータ回
路Ｉ３１およびＩ３２で構成されている。
【０００３】次に動作について説明する。まず入力信号
ＰＩＮに１０Ｖ未満の電位が与えられた場合について説
明する。図３において、各トランジスタのしきい値電圧
は０．７Ｖである。ゲートがドレインと共通に接続され
ているＮＭＯＳトランジスタＱ３１およびＱ３２のしき
い値は、ＮＭＯＳトランジスタＱ３３によってソース電
位がウェル電位（接地電位）に対して高くなっているた
め、しきい値電圧のバックゲート電圧依存により、それ
ぞれ約１．５Ｖになる。ここで入力信号ＰＩＮに例えば
９Ｖが印加されたとすると、節点Ｎ３１の電位はＮＭＯ
ＳトランジスタＱ３１およびＱ３２のしきい値によって
約６Ｖになる。ウェル電位がソースに接続されたＰＭＯ
ＳトランジスタＱ３５は、ソース電位が６Ｖであり、ゲ
ート電位はＰＭＯＳトランジスタＱ３４によって５Ｖに
なっている。このため、ゲート−ソース間電圧が１．０
ＶとなるのでＰＭＯＳトランジスタＱ３５は導通状態と
なるが、ＰＭＯＳトランジスタＱ３５のゲート−ソース
間電圧が２．０Ｖ程度にならないとインバータ回路Ｉ３
１の論理しきい値を越えないようにＰＭＯＳトランジス
タＱ３５およびＮＭＯＳトランジスタＱ３６の導通抵抗
比が決定されているので、節点Ｎ３２のレベルはインバ
ータ回路Ｉ３１の論理しきい値を越えない程度に低いレ
ベルとなる。これにより、ＳＰ信号はインバータ回路Ｉ
３１およびＩ３２により“Ｌ”レベルとなる。
ＰＩＮに１０Ｖ未満の電位が与えられた場合について説
明する。図３において、各トランジスタのしきい値電圧
は０．７Ｖである。ゲートがドレインと共通に接続され
ているＮＭＯＳトランジスタＱ３１およびＱ３２のしき
い値は、ＮＭＯＳトランジスタＱ３３によってソース電
位がウェル電位（接地電位）に対して高くなっているた
め、しきい値電圧のバックゲート電圧依存により、それ
ぞれ約１．５Ｖになる。ここで入力信号ＰＩＮに例えば
９Ｖが印加されたとすると、節点Ｎ３１の電位はＮＭＯ
ＳトランジスタＱ３１およびＱ３２のしきい値によって
約６Ｖになる。ウェル電位がソースに接続されたＰＭＯ
ＳトランジスタＱ３５は、ソース電位が６Ｖであり、ゲ
ート電位はＰＭＯＳトランジスタＱ３４によって５Ｖに
なっている。このため、ゲート−ソース間電圧が１．０
ＶとなるのでＰＭＯＳトランジスタＱ３５は導通状態と
なるが、ＰＭＯＳトランジスタＱ３５のゲート−ソース
間電圧が２．０Ｖ程度にならないとインバータ回路Ｉ３
１の論理しきい値を越えないようにＰＭＯＳトランジス
タＱ３５およびＮＭＯＳトランジスタＱ３６の導通抵抗
比が決定されているので、節点Ｎ３２のレベルはインバ
ータ回路Ｉ３１の論理しきい値を越えない程度に低いレ
ベルとなる。これにより、ＳＰ信号はインバータ回路Ｉ
３１およびＩ３２により“Ｌ”レベルとなる。
【０００４】次に入力信号ＰＩＮに１０Ｖの電位が与え
られた場合について説明する。入力信号ＰＩＮに１０Ｖ
が印加されるので、節点Ｎ３１の電位はＮＭＯＳトラン
ジスタＱ３１およびＱ３２のしきい値によって約７Ｖに
なる。ＰＭＯＳトランジスタＱ３５は、ソース電位が７
Ｖ、ゲート電位は５Ｖであり、ゲート−ソース間電圧が
２Ｖになるので導通状態となる。上述したようにＰＭＯ
ＳトランジスタＱ３４のゲート−ソース間電圧が２Ｖに
なるので節点Ｎ３２のレベルはインバータ回路Ｉ３１の
論理しきい値を越えるようになる。これによりＳＰ信号
はインバータ回路Ｉ３１およびＩ３２により“Ｈ”レベ
ルとなる。
られた場合について説明する。入力信号ＰＩＮに１０Ｖ
が印加されるので、節点Ｎ３１の電位はＮＭＯＳトラン
ジスタＱ３１およびＱ３２のしきい値によって約７Ｖに
なる。ＰＭＯＳトランジスタＱ３５は、ソース電位が７
Ｖ、ゲート電位は５Ｖであり、ゲート−ソース間電圧が
２Ｖになるので導通状態となる。上述したようにＰＭＯ
ＳトランジスタＱ３４のゲート−ソース間電圧が２Ｖに
なるので節点Ｎ３２のレベルはインバータ回路Ｉ３１の
論理しきい値を越えるようになる。これによりＳＰ信号
はインバータ回路Ｉ３１およびＩ３２により“Ｈ”レベ
ルとなる。
【０００５】以上説明したような電圧検知回路を用いる
ことにより、例えば高電圧が印加されたときのみ、活性
化されるような回路を構成することが可能となる。
ことにより、例えば高電圧が印加されたときのみ、活性
化されるような回路を構成することが可能となる。
【０００６】
【発明が解決しようとする課題】この従来の電圧検知回
路では、入力に１０Ｖ以上の項電圧を印加する必要があ
り、この１０Ｖ以上の高電圧が入力信号レベルをシフト
するトランジスタのゲート酸化膜、チャネル等を破壊す
る畏があるという問題点があった。
路では、入力に１０Ｖ以上の項電圧を印加する必要があ
り、この１０Ｖ以上の高電圧が入力信号レベルをシフト
するトランジスタのゲート酸化膜、チャネル等を破壊す
る畏があるという問題点があった。
【０００７】
【課題を解決するための手段】本発明の第１の要旨は、
入力ピンに接続され入力信号のレベルを低下させる第１
トランジスタ群と、該第１トランジスタ群で低下した入
力信号が供給され該入力信号のレベルに応じて検知出力
信号のレベルを決定する検知回路とを備えた電圧検知回
路において、上記第１トランジスタ群を構成するトラン
ジスタのしきい値が上記検知回路の構成トランジスタの
しきい値より小さいことである。
入力ピンに接続され入力信号のレベルを低下させる第１
トランジスタ群と、該第１トランジスタ群で低下した入
力信号が供給され該入力信号のレベルに応じて検知出力
信号のレベルを決定する検知回路とを備えた電圧検知回
路において、上記第１トランジスタ群を構成するトラン
ジスタのしきい値が上記検知回路の構成トランジスタの
しきい値より小さいことである。
【０００８】本発明の第２の要旨は、入力ピンに接続さ
れ入力信号のレベルを低下させるＮチャンネルトランジ
スタからなる第１トランジスタ群と、該第１トランジス
タ群で低下した入力信号が供給され該入力信号のレベル
に応じて検知出力信号のレベルを決定する検知回路とを
備えた電圧検知回路において、上記第１トランジスタ群
を専用のウェル内に形成し、上記第１トランジスタ群を
構成する上記Ｎチャンネルトランジスタのソースにウェ
ル電位を供給し上記Ｎチャンネルトランジスタの動作中
のしきい値を上記検知回路の構成トランジスタのしきい
値より小さくするようにしたことである。
れ入力信号のレベルを低下させるＮチャンネルトランジ
スタからなる第１トランジスタ群と、該第１トランジス
タ群で低下した入力信号が供給され該入力信号のレベル
に応じて検知出力信号のレベルを決定する検知回路とを
備えた電圧検知回路において、上記第１トランジスタ群
を専用のウェル内に形成し、上記第１トランジスタ群を
構成する上記Ｎチャンネルトランジスタのソースにウェ
ル電位を供給し上記Ｎチャンネルトランジスタの動作中
のしきい値を上記検知回路の構成トランジスタのしきい
値より小さくするようにしたことである。
【０００９】
【発明の作用】第１トランジスタ群は入力信号のレベル
シフト量を少なくするので、入力信号のレベルが低くて
も、検知回路は機能する。
シフト量を少なくするので、入力信号のレベルが低くて
も、検知回路は機能する。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は第１実施例の電圧検知回路であり、入力信号
ＰＩＮに印加された電圧レベルをシフトするしきい値の
低いＮＭＯＳトランジスタＱ１１およびＱ１２と、ＰＭ
ＯＳトランジスタＱ３５にウェル電位を与えるためのＮ
ＭＯＳトランジスタＱ３３と、ＰＭＯＳトランジスタＱ
３５のゲート電位を電源レベルに固定するためのＰＭＯ
ＳトランジスタＱ３４と、ウェル電位がソースに接続さ
れたＰＭＯＳトランジスタＱ３５と、ゲート電位が電源
レベルに接続されたＮＭＯＳトランジスタＱ３６と、イ
ンバータ回路Ｉ３１およびＩ３２で構成されている。
る。図１は第１実施例の電圧検知回路であり、入力信号
ＰＩＮに印加された電圧レベルをシフトするしきい値の
低いＮＭＯＳトランジスタＱ１１およびＱ１２と、ＰＭ
ＯＳトランジスタＱ３５にウェル電位を与えるためのＮ
ＭＯＳトランジスタＱ３３と、ＰＭＯＳトランジスタＱ
３５のゲート電位を電源レベルに固定するためのＰＭＯ
ＳトランジスタＱ３４と、ウェル電位がソースに接続さ
れたＰＭＯＳトランジスタＱ３５と、ゲート電位が電源
レベルに接続されたＮＭＯＳトランジスタＱ３６と、イ
ンバータ回路Ｉ３１およびＩ３２で構成されている。
【００１１】次に動作について説明する。図１において
各トランジスタのしきい値は０．７Ｖであるが、ＮＭＯ
ＳトランジスタＱ１１及びＱ１２のしきい値は０．４Ｖ
である。まず入力信号ＰＩＮに９Ｖ未満の電位が与えら
れた場合について説明する。節点Ｎ３１の電位は例えば
電源電位が５Ｖであるとすると、ゲートが電源レベルに
接続されたＮＭＯＳトランジスタＱ３３によって（５Ｖ
−０．７Ｖ）＝４．３Ｖ程度になっている。このため、
ゲートがドレインと共通に接続されたＮＭＯＳトランジ
スタＱ１１およびＱ１２のしきい値は従来例で説明した
ように、ソース電位がウェル電位に対して高くなってい
るため高くなるが、ソース電位，ウェル電位が共に接地
レベルの時のしきい値が０．４Ｖと低いので、ソース電
位が高くなったときのしきい値はそれぞれ約１．０Ｖ程
度になる。
各トランジスタのしきい値は０．７Ｖであるが、ＮＭＯ
ＳトランジスタＱ１１及びＱ１２のしきい値は０．４Ｖ
である。まず入力信号ＰＩＮに９Ｖ未満の電位が与えら
れた場合について説明する。節点Ｎ３１の電位は例えば
電源電位が５Ｖであるとすると、ゲートが電源レベルに
接続されたＮＭＯＳトランジスタＱ３３によって（５Ｖ
−０．７Ｖ）＝４．３Ｖ程度になっている。このため、
ゲートがドレインと共通に接続されたＮＭＯＳトランジ
スタＱ１１およびＱ１２のしきい値は従来例で説明した
ように、ソース電位がウェル電位に対して高くなってい
るため高くなるが、ソース電位，ウェル電位が共に接地
レベルの時のしきい値が０．４Ｖと低いので、ソース電
位が高くなったときのしきい値はそれぞれ約１．０Ｖ程
度になる。
【００１２】ここで入力信号ＰＩＮに８Ｖが印加された
とすると、節点Ｎ３１の電位はＮＭＯＳトランジスタＱ
１１およびＱ１２のしきい値によって約６Ｖになる。ウ
ェル電位がソースに接続されたＰＭＯＳトランジスタＱ
３５は、ソース電位が６Ｖであり、ゲート電位はＰＭＯ
ＳトランジスタＱ３４によって５Ｖになっている。ゲー
ト−ソース間電圧が１．０ＶとなるのでＰＭＯＳトラン
ジスタＱ３４は導通状態となるが、ＰＭＯＳトランジス
タＱ３４のゲート−ソース間電圧が２．０Ｖ程度になら
ないと、インバータ回路Ｉ３１の論理しきい値を越えな
いように、ＰＭＯＳトランジスタＱ３４およびＮＭＯＳ
トランジスタＱ３６の導通抵抗比が決定されているの
で、節点Ｎ３２のレベルはインバータ回路Ｉ３１の論理
しきい値を越えない程度に低いレベルとなる。これによ
りＳＰ信号はインバータ回路Ｉ３１およびＩ３２により
“Ｌ”レベルとなる。
とすると、節点Ｎ３１の電位はＮＭＯＳトランジスタＱ
１１およびＱ１２のしきい値によって約６Ｖになる。ウ
ェル電位がソースに接続されたＰＭＯＳトランジスタＱ
３５は、ソース電位が６Ｖであり、ゲート電位はＰＭＯ
ＳトランジスタＱ３４によって５Ｖになっている。ゲー
ト−ソース間電圧が１．０ＶとなるのでＰＭＯＳトラン
ジスタＱ３４は導通状態となるが、ＰＭＯＳトランジス
タＱ３４のゲート−ソース間電圧が２．０Ｖ程度になら
ないと、インバータ回路Ｉ３１の論理しきい値を越えな
いように、ＰＭＯＳトランジスタＱ３４およびＮＭＯＳ
トランジスタＱ３６の導通抵抗比が決定されているの
で、節点Ｎ３２のレベルはインバータ回路Ｉ３１の論理
しきい値を越えない程度に低いレベルとなる。これによ
りＳＰ信号はインバータ回路Ｉ３１およびＩ３２により
“Ｌ”レベルとなる。
【００１３】次に入力信号ＰＩＮに９Ｖの電位が与えら
れた場合について説明する。入力信号ＰＩＮに９Ｖが印
加されるので、節点Ｎ３１の電位はＮＭＯＳトランジス
タＱ１１およびＱ１２のしきい値によって約７Ｖにな
る。ＰＭＯＳトランジスタＱ３５はソース電位が７Ｖ、
ゲート電位は５Ｖであり、ゲート−ソース間電圧が２Ｖ
になるので導通状態となる。上述したように、ＰＭＯＳ
トランジスタＱ３４のゲート−ソース間電圧が２Ｖにな
るので、節点Ｎ３２のレベルは、インバータ回路Ｉ３１
の論理しきい値を越えるようになる。これによりＳＰ信
号はインバータ回路Ｉ３１およびＩ３２により“Ｈ”レ
ベルとなる。
れた場合について説明する。入力信号ＰＩＮに９Ｖが印
加されるので、節点Ｎ３１の電位はＮＭＯＳトランジス
タＱ１１およびＱ１２のしきい値によって約７Ｖにな
る。ＰＭＯＳトランジスタＱ３５はソース電位が７Ｖ、
ゲート電位は５Ｖであり、ゲート−ソース間電圧が２Ｖ
になるので導通状態となる。上述したように、ＰＭＯＳ
トランジスタＱ３４のゲート−ソース間電圧が２Ｖにな
るので、節点Ｎ３２のレベルは、インバータ回路Ｉ３１
の論理しきい値を越えるようになる。これによりＳＰ信
号はインバータ回路Ｉ３１およびＩ３２により“Ｈ”レ
ベルとなる。
【００１４】以上説明したように、本実施例では入力信
号ＰＩＮに与えるレベルが９Ｖ程度で電圧検知回路の制
御が可能となる。
号ＰＩＮに与えるレベルが９Ｖ程度で電圧検知回路の制
御が可能となる。
【００１５】図２は本発明の第２実施例を示す回路図で
あり、第１実施例との相違点は入力信号ＰＩＮに印加さ
れた電圧レベルシフトするためのトランジスタに、専用
のウェルを形成することにより、ソース電位とウェル電
位を共通に接続するようにしたＮＭＯＳトランジスタＱ
２１およびＱ２２を用いている点である。ＮＭＯＳトラ
ンジスタＱ２１およびＱ２２は、他のトランジスタと同
様にしきい値は０．７Ｖであるが、ソース電位とウェル
電位が共通に接続されているため、節点Ｎ３１のレベル
は入力信号ＰＩＮのレベルから約１．４Ｖ程度低い値に
シフトされる。これにより、第１実施例と同様に８．４
Ｖ程度で電圧検知回路の制御が可能となる。
あり、第１実施例との相違点は入力信号ＰＩＮに印加さ
れた電圧レベルシフトするためのトランジスタに、専用
のウェルを形成することにより、ソース電位とウェル電
位を共通に接続するようにしたＮＭＯＳトランジスタＱ
２１およびＱ２２を用いている点である。ＮＭＯＳトラ
ンジスタＱ２１およびＱ２２は、他のトランジスタと同
様にしきい値は０．７Ｖであるが、ソース電位とウェル
電位が共通に接続されているため、節点Ｎ３１のレベル
は入力信号ＰＩＮのレベルから約１．４Ｖ程度低い値に
シフトされる。これにより、第１実施例と同様に８．４
Ｖ程度で電圧検知回路の制御が可能となる。
【００１６】
【発明の効果】以上説明したように本発明は、入力信号
レベルをシフトするためのトランジスタにしきい値の低
いトランジスタ、あるいはウェル電位をソース電位と共
通に接続したトランジスタを備えているため、８Ｖ〜９
Ｖ程度を入力信号として与えるだけで電圧検知回路の出
力を制御することが可能となりトランジスタのゲート酸
化膜等の破壊の生じる確率が従来と比較して少なくなる
という効果を有する。
レベルをシフトするためのトランジスタにしきい値の低
いトランジスタ、あるいはウェル電位をソース電位と共
通に接続したトランジスタを備えているため、８Ｖ〜９
Ｖ程度を入力信号として与えるだけで電圧検知回路の出
力を制御することが可能となりトランジスタのゲート酸
化膜等の破壊の生じる確率が従来と比較して少なくなる
という効果を有する。
【図１】本発明の第１実施例の電圧検知回路を示す回路
図である。
図である。
【図２】本発明の第２実施例の電圧検知回路を示す回路
図である。
図である。
【図３】従来例の電圧検知回路を示す回路図である。
Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２，Ｑ
３３，Ｑ３６ ＮＭＯＳトランジスタ Ｑ３４，Ｑ３５ ＰＭＯＳトランジスタ Ｉ３１，Ｉ３２ インバータ回路
３３，Ｑ３６ ＮＭＯＳトランジスタ Ｑ３４，Ｑ３５ ＰＭＯＳトランジスタ Ｉ３１，Ｉ３２ インバータ回路
Claims (5)
- 【請求項１】 入力ピンに接続され入力信号のレベルを
低下させる第１トランジスタ群と、該第１トランジスタ
群で低下した入力信号が供給され該入力信号のレベルに
応じて検知出力信号のレベルを決定する検知回路とを備
えた電圧検知回路において、上記第１トランジスタ群を
構成するトランジスタのしきい値が上記検知回路の構成
トランジスタのしきい値より小さいことを特徴とする電
圧検知回路。 - 【請求項２】 上記第１トランジスタ群は上記入力ピン
と検知回路の入力ノードとの間に直列接続されゲートと
ドレインの接続された複数のＮチャンネルトランジスタ
で構成された請求項１記載の電圧検知回路。 - 【請求項３】 上記検知回路は上記入力ノードと接地ノ
ードとの間に直列接続された第１Ｐチャンネルトランジ
スタと第２Ｎチャンネルトランジスタとを有し、第１Ｐ
チャンネルトランジスタのゲートは電源電位に固定さ
れ、第１Ｐチャンネルトランジスタのソースはウェル電
位に接続され、第２Ｎチャンネルトランジスタのゲート
は電源電位に固定されている請求項２記載の電圧検知回
路。 - 【請求項４】 入力ピンに接続され入力信号のレベルを
低下させるＮチャンネルトランジスタからなる第１トラ
ンジスタ群と、該第１トランジスタ群で低下した入力信
号が供給され該入力信号のレベルに応じて検知出力信号
のレベルを決定する検知回路とを備えた電圧検知回路に
おいて、上記第１トランジスタ群を専用のウェル内に形
成し、上記第１トランジスタ群を構成する上記Ｎチャン
ネルトランジスタのソースにウェル電位を供給して上記
Ｎチャンネルトランジスタの動作中のしきい値を上記検
知回路の構成トランジスタのしきい値より小さくするよ
うにしたことを特徴とする電圧検知回路。 - 【請求項５】 上記第１トランジスタ群は上記入力ピン
と検知回路の入力ノードとの間に直列接続されゲートと
ドレインの接続された複数のＮチャンネルトランジスタ
で構成された請求項４記載の電圧検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076105A JP2884895B2 (ja) | 1992-02-27 | 1992-02-27 | 電圧検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076105A JP2884895B2 (ja) | 1992-02-27 | 1992-02-27 | 電圧検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05240888A JPH05240888A (ja) | 1993-09-21 |
| JP2884895B2 true JP2884895B2 (ja) | 1999-04-19 |
Family
ID=13595614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076105A Expired - Fee Related JP2884895B2 (ja) | 1992-02-27 | 1992-02-27 | 電圧検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884895B2 (ja) |
-
1992
- 1992-02-27 JP JP4076105A patent/JP2884895B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05240888A (ja) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0884849B1 (en) | Voltage-level shifter | |
| KR940003809B1 (ko) | Ttl 대 cmos 입력 버퍼 | |
| US4978905A (en) | Noise reduction output buffer | |
| US6127841A (en) | CMOS buffer having stable threshold voltage | |
| JP2785732B2 (ja) | 電源降圧回路 | |
| JPH1188146A (ja) | レベルインターフェース回路 | |
| JPH0342015B2 (ja) | ||
| US5973530A (en) | Low power, high voltage-tolerant bus holder circuit in low voltage technology | |
| US6441651B2 (en) | High voltage tolerable input buffer | |
| JPH0241838B2 (ja) | ||
| JPH01317022A (ja) | 電源切り換え回路 | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| US6825699B2 (en) | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit | |
| KR19980050807A (ko) | 고출력 전압 생성용 반도체 회로 | |
| JP2884895B2 (ja) | 電圧検知回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| KR100223501B1 (ko) | 반도체 집적 회로 | |
| JPH05119127A (ja) | 半導体集積回路 | |
| JP3117404B2 (ja) | 入力回路およびこれを含む半導体集積回路 | |
| JPH0720061B2 (ja) | 半導体集積回路 | |
| JP2933466B2 (ja) | 入力回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JPH07249978A (ja) | 出力回路装置 | |
| JPH02195718A (ja) | 半導体集積回路装置の入力回路 | |
| JPH088716A (ja) | ゲート回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |