JPH02195718A - 半導体集積回路装置の入力回路 - Google Patents
半導体集積回路装置の入力回路Info
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- JPH02195718A JPH02195718A JP1015564A JP1556489A JPH02195718A JP H02195718 A JPH02195718 A JP H02195718A JP 1015564 A JP1015564 A JP 1015564A JP 1556489 A JP1556489 A JP 1556489A JP H02195718 A JPH02195718 A JP H02195718A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置の入力回路に関し、特にク
ロック信号によって状態を制御される入力回路に関する
。
ロック信号によって状態を制御される入力回路に関する
。
［従来の技術］
従来、この種の入力回路として、例えば第２図に示すも
のがある。この入力回路は数にΩの抵抗値を有する入力
保護抵抗１及び入力初段回路２により構成されている。
のがある。この入力回路は数にΩの抵抗値を有する入力
保護抵抗１及び入力初段回路２により構成されている。
入力保護抵抗１は外部信号を入力する入力端子３と入力
初段回路２の入力部との間に接続されている。入力初段
回路２はクロック入力端子４を介して入力されるクロッ
ク信号φがハイのときにアクティブ状態となり、入力端
子３及び入力保護抵抗１を介して外部から入力された入
力信号を図示しない内部回路へ送出するものとなってい
る。この入力初段回路２はＣＭＯＳインバータを構成す
るＰチャネルＭＯＳトランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタフと、ＰチャネルＭＯ３）ランジスタ５
と並列接続されクロック信号φによって導通制御されて
いるＰチャネルＭＯ３）ランジスタロと、ＣＭＯＳイン
バータと直列に接続されてクロック信号φに基づいて入
力初段回路２を選択的にアクティブ状態にするＮチャネ
ルＭＯＳ）ランジスタ８と、ＣＭＯ３インバータの出力
に設けられたインバータつとによって構成されている。
初段回路２の入力部との間に接続されている。入力初段
回路２はクロック入力端子４を介して入力されるクロッ
ク信号φがハイのときにアクティブ状態となり、入力端
子３及び入力保護抵抗１を介して外部から入力された入
力信号を図示しない内部回路へ送出するものとなってい
る。この入力初段回路２はＣＭＯＳインバータを構成す
るＰチャネルＭＯＳトランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタフと、ＰチャネルＭＯ３）ランジスタ５
と並列接続されクロック信号φによって導通制御されて
いるＰチャネルＭＯ３）ランジスタロと、ＣＭＯＳイン
バータと直列に接続されてクロック信号φに基づいて入
力初段回路２を選択的にアクティブ状態にするＮチャネ
ルＭＯＳ）ランジスタ８と、ＣＭＯ３インバータの出力
に設けられたインバータつとによって構成されている。
即ち、ＰチャネルＭＯＳトランジスタ５のソースは電源
ＶＤＤに、そのゲートはＮチャネルＭＯＳトランジスタ
７のゲートと共に、入力保護抵抗１の一端に接続され、
この入力初段回路２の入力部となっている。Ｐチャネル
ＭＯＳトランジスタ６のソースはトランジスタ５のソー
スと共に、電源ＶＯ（１に接続され、また、そのゲート
はＮチャネルＭＯＳ）ランジスタ８のゲートと共に、タ
ロツク信号φが入力される入力端子４に接続されている
。ＮチャネルＭＯＳトランジスタ７のドレインはＰチャ
ネルＭＯＳ）ランジスタ５及び６のトレインに、そのゲ
ートは前述したＰチャネルＭＯＳ）ランジスタ５のゲー
トと共に、入力保護抵抗１の一端に接続されている。Ｎ
チャネルＭＯＳ）ランジスタ８のソースは接地され、そ
のドレインはＮチャネルＭＯＳ）ランジスタフのソース
に、そのゲートは前述したＰチャネルＭＯＳトランジス
タ６のゲートと共に、入力端子４に接続されている。イ
ンバータ９の入力部はＰチャネルＭＯＳ）−ランジスタ
５，６及びＮチャネルＭＯＳトランジスタ７のドレイン
に接続され、その出力部は入力初段回路２の出力部とし
て他の回路の入力部に接続されるものとなっている。
ＶＤＤに、そのゲートはＮチャネルＭＯＳトランジスタ
７のゲートと共に、入力保護抵抗１の一端に接続され、
この入力初段回路２の入力部となっている。Ｐチャネル
ＭＯＳトランジスタ６のソースはトランジスタ５のソー
スと共に、電源ＶＯ（１に接続され、また、そのゲート
はＮチャネルＭＯＳ）ランジスタ８のゲートと共に、タ
ロツク信号φが入力される入力端子４に接続されている
。ＮチャネルＭＯＳトランジスタ７のドレインはＰチャ
ネルＭＯＳ）ランジスタ５及び６のトレインに、そのゲ
ートは前述したＰチャネルＭＯＳ）ランジスタ５のゲー
トと共に、入力保護抵抗１の一端に接続されている。Ｎ
チャネルＭＯＳ）ランジスタ８のソースは接地され、そ
のドレインはＮチャネルＭＯＳ）ランジスタフのソース
に、そのゲートは前述したＰチャネルＭＯＳトランジス
タ６のゲートと共に、入力端子４に接続されている。イ
ンバータ９の入力部はＰチャネルＭＯＳ）−ランジスタ
５，６及びＮチャネルＭＯＳトランジスタ７のドレイン
に接続され、その出力部は入力初段回路２の出力部とし
て他の回路の入力部に接続されるものとなっている。
次に、このように構成された従来の入力回路の動作につ
いて説明する。
いて説明する。
クロック信号φがハイレベル（以下ｒ ＨＪという）の
場合にはＰチャネルＭＯＳ）ランジスタロがオフ状態、
またＮチャネルＭＯＳ）ランジスタ８がオン状態となる
ため、入力初段回路２はバッファとして動作しくアクテ
ィブ状態）、入力端子３を介して入力された外部信号が
入力初段回路２によって半導体集積回路の内部に取込ま
れる。
場合にはＰチャネルＭＯＳ）ランジスタロがオフ状態、
またＮチャネルＭＯＳ）ランジスタ８がオン状態となる
ため、入力初段回路２はバッファとして動作しくアクテ
ィブ状態）、入力端子３を介して入力された外部信号が
入力初段回路２によって半導体集積回路の内部に取込ま
れる。
また、クロック信号φがロウレベル（以下ｒｌ、Ｊとい
う）の場合には、ＰチャネルＭＯＳトランジスタ６がオ
ン状態、ＮチャネルＭＯＳトランジスタ８がオフ状態と
なるため、入力初段回路２の出力はＬに固定される（ス
タンバイ状態、）。従って、この場合、入力端子３を介
して入力初段回路２に入力される外部信号は無視され、
この半導体集積回路の内部に取込まれないこととなる。
う）の場合には、ＰチャネルＭＯＳトランジスタ６がオ
ン状態、ＮチャネルＭＯＳトランジスタ８がオフ状態と
なるため、入力初段回路２の出力はＬに固定される（ス
タンバイ状態、）。従って、この場合、入力端子３を介
して入力初段回路２に入力される外部信号は無視され、
この半導体集積回路の内部に取込まれないこととなる。
［発明が解決しようとする課題］
上述した従来の入力回路は、入力初段回路２がアクティ
ブ状態である場合に入力端子３を介して入力される外部
信号が不定になると、ＰチャネルＭＯＳ）ランジスタ５
及びＮチャネルＭＯＳトランジスタ７の導通状態が不定
となり、このＰチャネルＭＯＳ）ランジスタ５及びＮチ
ャネルＭＯＳトランジスタ７並びに既に導通状態にある
ＮチャネルＭＯＳ）−ランジスタ８を介して電源ＶＤＤ
から接地へ貫通電流が流れるという問題点がある。しか
も、この場合、入力初段回路２の出力が定まらないため
、他の回路の動作状態も定まらず、回路の消費電流が増
加するという問題点がある。
ブ状態である場合に入力端子３を介して入力される外部
信号が不定になると、ＰチャネルＭＯＳ）ランジスタ５
及びＮチャネルＭＯＳトランジスタ７の導通状態が不定
となり、このＰチャネルＭＯＳ）ランジスタ５及びＮチ
ャネルＭＯＳトランジスタ７並びに既に導通状態にある
ＮチャネルＭＯＳ）−ランジスタ８を介して電源ＶＤＤ
から接地へ貫通電流が流れるという問題点がある。しか
も、この場合、入力初段回路２の出力が定まらないため
、他の回路の動作状態も定まらず、回路の消費電流が増
加するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
外部信号が不定となった場合でも、回路の状態が安定で
、消費電流の増加を招くことのない半導体集積回路装置
の入力回路を提供することを目的とする。
外部信号が不定となった場合でも、回路の状態が安定で
、消費電流の増加を招くことのない半導体集積回路装置
の入力回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路装置の入力回路は、入力端
子を介して入力される入力信号を内部回路へ伝えるＣＭ
ＯＳインバータ回路と、このＣＭＯＳインバータ回路と
正電源及び負電源の少なくとも一方との間に介挿されク
ロック信号によって導通制御される第１のトランジスタ
と、前記ＣＭＯＳインバータ回路の入力端と正電源又は
負電源との間に接続され前記第１のトランジスタが導通
したときに前記クロック信号によって制御されて導通す
る第２のトランジスタ及びこれと直列に接続された抵抗
とを備えたことを特徴とする。
子を介して入力される入力信号を内部回路へ伝えるＣＭ
ＯＳインバータ回路と、このＣＭＯＳインバータ回路と
正電源及び負電源の少なくとも一方との間に介挿されク
ロック信号によって導通制御される第１のトランジスタ
と、前記ＣＭＯＳインバータ回路の入力端と正電源又は
負電源との間に接続され前記第１のトランジスタが導通
したときに前記クロック信号によって制御されて導通す
る第２のトランジスタ及びこれと直列に接続された抵抗
とを備えたことを特徴とする。
［作用］
本発明においては、外部信号を入力するＣＭＯＳインバ
ータ回路の入力部と正電源又は負電源との間に第２のト
ランジスタと抵抗の直列回路が接続され、上記第２のト
ランジスタの導通状態が入力初段回路の状態を制御する
クロック信号によって選択されるようになっている。こ
のため、ＣＭＯＳインバータ回路と直列に接続された第
１のトランジスタが導通状態になっているとき、即ち、
入力初段回路がアクティブ状態の場合に、外部からの入
力信号が不定となりＣＭＯＳインバータ回路の入力端が
フローティング状態となったときでも、第２のトランジ
スタが導通するので、上記入力端は正電源又は負電源側
にプルアップ又はプルダウンされる。従って、本発明に
よれば、外部からの入力信号が不定となっても、入力初
段回路の入力部には確定した論理値を有する信号を与え
ることができる。このため、回路状態を常に安定にする
ことができ、消費電流の少ない半導体集積回路を提供す
ることができる。
ータ回路の入力部と正電源又は負電源との間に第２のト
ランジスタと抵抗の直列回路が接続され、上記第２のト
ランジスタの導通状態が入力初段回路の状態を制御する
クロック信号によって選択されるようになっている。こ
のため、ＣＭＯＳインバータ回路と直列に接続された第
１のトランジスタが導通状態になっているとき、即ち、
入力初段回路がアクティブ状態の場合に、外部からの入
力信号が不定となりＣＭＯＳインバータ回路の入力端が
フローティング状態となったときでも、第２のトランジ
スタが導通するので、上記入力端は正電源又は負電源側
にプルアップ又はプルダウンされる。従って、本発明に
よれば、外部からの入力信号が不定となっても、入力初
段回路の入力部には確定した論理値を有する信号を与え
ることができる。このため、回路状態を常に安定にする
ことができ、消費電流の少ない半導体集積回路を提供す
ることができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る入力回路を示す回路図で
ある。なお、第１図において第２図と同一物には同一符
号を付して詳しい説明は省略する。
ある。なお、第１図において第２図と同一物には同一符
号を付して詳しい説明は省略する。
本実施例が従来例と異なる点は、入力初段回路２の入力
端と接地との間に抵抗１０及びＮチャネルＭＯＳトラン
ジスタ１１の直列回路が新たに接続されている点で−あ
る。即ち、抵抗１０の一端は入力保護抵抗１の一端とＣ
ＭＯＳインバータを構成するＰチャネルＭＯＳトランジ
スタ５及びＮチャネルＭＯＳ）ランジスタフの共通接続
されたゲートとに接続され、他端はＮチャネルＭＯＳ）
ランジスタ１１のドレインに接続されている。Ｎチャネ
ルＭＯＳ）ランジスタ１１のソースは接地されており、
そのゲートはクロック信号φが入力される入力端子４に
接続されている。ここで、抵抗１０は入力保護抵抗１に
対し十分に大きな抵抗値、例えば、数ＭΩ程度の比較的
高い抵抗値に設計されている。
端と接地との間に抵抗１０及びＮチャネルＭＯＳトラン
ジスタ１１の直列回路が新たに接続されている点で−あ
る。即ち、抵抗１０の一端は入力保護抵抗１の一端とＣ
ＭＯＳインバータを構成するＰチャネルＭＯＳトランジ
スタ５及びＮチャネルＭＯＳ）ランジスタフの共通接続
されたゲートとに接続され、他端はＮチャネルＭＯＳ）
ランジスタ１１のドレインに接続されている。Ｎチャネ
ルＭＯＳ）ランジスタ１１のソースは接地されており、
そのゲートはクロック信号φが入力される入力端子４に
接続されている。ここで、抵抗１０は入力保護抵抗１に
対し十分に大きな抵抗値、例えば、数ＭΩ程度の比較的
高い抵抗値に設計されている。
次に、このように構成された本実施例に係る入力回路の
動作について説明する。
動作について説明する。
入力端子４を介して入力されたクロック信号ΦがＬの場
合には、ＮチャネルＭＯＳ）−ランジスタ８がオフとな
るので、入力初段回路２はスタンバイ状態となる。この
とき、ＮチャネルＭＯＳトランジスタ１１はオフ状態と
なり、この入力回路は、従来の入力回路においてクロッ
ク信号φとしてＬが入力された場合と全く同様に機能す
る。
合には、ＮチャネルＭＯＳ）−ランジスタ８がオフとな
るので、入力初段回路２はスタンバイ状態となる。この
とき、ＮチャネルＭＯＳトランジスタ１１はオフ状態と
なり、この入力回路は、従来の入力回路においてクロッ
ク信号φとしてＬが入力された場合と全く同様に機能す
る。
また、クロック信号φがＨの場合には、ＮチャネルＭＯ
Ｓ）ランジスタ８がオン状態となるので、入力初段回路
２はアクティブ状態となる。このとき、ＮチャネルＭＯ
Ｓトランジスタ１１がオン状態となるため、Ｐチャネル
ＭＯ３）ランジスタ５及びＮチャネルＭＯＳ）ランジス
タフのゲートは抵抗１０及びＮチャネルＭＯＳ）ランジ
スタ１１のオン抵抗を介して接地と接続された状態とな
る。
Ｓ）ランジスタ８がオン状態となるので、入力初段回路
２はアクティブ状態となる。このとき、ＮチャネルＭＯ
Ｓトランジスタ１１がオン状態となるため、Ｐチャネル
ＭＯ３）ランジスタ５及びＮチャネルＭＯＳ）ランジス
タフのゲートは抵抗１０及びＮチャネルＭＯＳ）ランジ
スタ１１のオン抵抗を介して接地と接続された状態とな
る。
このような状態で入力初段回路２の入力部に与えられる
外部信号の電圧は、外部信号を出力する回路の出力イン
ピーダンスを無視すれば、入力端子３における外部信号
の電圧を入力保護抵抗１と抵抗１０及びＮチャネルＭＯ
Ｓトランジスタ１１のオン抵抗とによって分割した値と
なる。しかしながら、前述したように、入力保護抵抗ｌ
の抵抗値は数にΩであるのに対し、抵抗１０の抵抗値は
数ＭΩであり、入力保護抵抗１に比して十分大きな値を
有しているため、入力初段回路２の入力部に与えられる
電圧は入力端子３における外部信号の電圧に略等しい電
圧となり、この入力回路は従来の入力回路と同様に機能
することができる。
外部信号の電圧は、外部信号を出力する回路の出力イン
ピーダンスを無視すれば、入力端子３における外部信号
の電圧を入力保護抵抗１と抵抗１０及びＮチャネルＭＯ
Ｓトランジスタ１１のオン抵抗とによって分割した値と
なる。しかしながら、前述したように、入力保護抵抗ｌ
の抵抗値は数にΩであるのに対し、抵抗１０の抵抗値は
数ＭΩであり、入力保護抵抗１に比して十分大きな値を
有しているため、入力初段回路２の入力部に与えられる
電圧は入力端子３における外部信号の電圧に略等しい電
圧となり、この入力回路は従来の入力回路と同様に機能
することができる。
更に、クロック信号φがＨのと、きに外部信号を生成す
る外部回路の出力がハイインピーダンス状態になった場
合には、入力端子３を介して入力される外部信号は不定
となるが、入力初段回路２を構成するＰチャネルＭＯＳ
トランジスタ５及びＮチャネルＭＯＳトランジスタ７の
ゲート電位は抵抗１０及びＮチャネルＭＯＳ）ランジス
タ１１を介して接地電位まで引き落とされる。この結果
、ＰチャネルＭＯ３）ランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタフが夫々オン状態及びオフ状態となって
、インバータ９の入力部にはＨが与えられる。そして、
入力初段回路２の出力でもあるインバータ９の出力はＬ
に固定され、その回路状態は安定となる。また、入力初
段回路２の出力りを入力する他の回路の状態も安定とな
る。
る外部回路の出力がハイインピーダンス状態になった場
合には、入力端子３を介して入力される外部信号は不定
となるが、入力初段回路２を構成するＰチャネルＭＯＳ
トランジスタ５及びＮチャネルＭＯＳトランジスタ７の
ゲート電位は抵抗１０及びＮチャネルＭＯＳ）ランジス
タ１１を介して接地電位まで引き落とされる。この結果
、ＰチャネルＭＯ３）ランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタフが夫々オン状態及びオフ状態となって
、インバータ９の入力部にはＨが与えられる。そして、
入力初段回路２の出力でもあるインバータ９の出力はＬ
に固定され、その回路状態は安定となる。また、入力初
段回路２の出力りを入力する他の回路の状態も安定とな
る。
このように、本実施例においては、入力初段回路２がア
クティブ状態のときに外部信号が不定、どなっても、そ
の回路状態を安定にすることができる。このため、外部
信号が不定となることにより生じる回路の消費電流をな
くすことができる。
クティブ状態のときに外部信号が不定、どなっても、そ
の回路状態を安定にすることができる。このため、外部
信号が不定となることにより生じる回路の消費電流をな
くすことができる。
［発明の効果］
以上説明したように本発明は、入力回路が外部信号を取
込む状態にある場合に、ＣＭＯＳインバータ回路の入力
部を外部信号の論理振幅に影響を及ぼさない程度でプル
アップ又はプルダウンする。
込む状態にある場合に、ＣＭＯＳインバータ回路の入力
部を外部信号の論理振幅に影響を及ぼさない程度でプル
アップ又はプルダウンする。
このため、外部信号が不定となってもＣＭＯＳインバー
タ回路の入力レベルが確定され、入力回路の回路状態を
安定させることができるので、消費電流の少ない入力回
路を提供することができる。
タ回路の入力レベルが確定され、入力回路の回路状態を
安定させることができるので、消費電流の少ない入力回
路を提供することができる。
第１図は本発明の実施例に係る入力回路を示す回路図、
第２図は従来の入力回路を示す回路図である。 １；入力保護抵抗、２；入力初段回路、３，４；入力端
子、５，６．ＰチャネルＭＯＳトランジスタ、７，８，
１１．ＮチャネルＭＯ３）ランジスタ、９；インバータ
、１０；抵抗 ２；入力刊猥回路
第２図は従来の入力回路を示す回路図である。 １；入力保護抵抗、２；入力初段回路、３，４；入力端
子、５，６．ＰチャネルＭＯＳトランジスタ、７，８，
１１．ＮチャネルＭＯ３）ランジスタ、９；インバータ
、１０；抵抗 ２；入力刊猥回路
Claims (1)
- （１）入力端子を介して入力される入力信号を内部回路
へ伝えるＣＭＯＳインバータ回路と、このＣＭＯＳイン
バータ回路と正電源及び負電源の少なくとも一方との間
に介挿されクロック信号によって導通制御される第１の
トランジスタと、前記ＣＭＯＳインバータ回路の入力端
と正電源又は負電源との間に接続され前記第１のトラン
ジスタが導通したときに前記クロック信号によって制御
されて導通する第２のトランジスタ及びこれと直列に接
続された抵抗とを備えたことを特徴とする半導体集積回
路装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015564A JP2544796B2 (ja) | 1989-01-24 | 1989-01-24 | 半導体集積回路装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015564A JP2544796B2 (ja) | 1989-01-24 | 1989-01-24 | 半導体集積回路装置の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02195718A true JPH02195718A (ja) | 1990-08-02 |
| JP2544796B2 JP2544796B2 (ja) | 1996-10-16 |
Family
ID=11892244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015564A Expired - Fee Related JP2544796B2 (ja) | 1989-01-24 | 1989-01-24 | 半導体集積回路装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544796B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386157A (en) * | 1992-09-18 | 1995-01-31 | Siemens Aktiengesellschaft | MOS output buffer circuit with controlled current source |
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995729A (ja) * | 1982-11-24 | 1984-06-01 | Nec Corp | 集積回路 |
-
1989
- 1989-01-24 JP JP1015564A patent/JP2544796B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995729A (ja) * | 1982-11-24 | 1984-06-01 | Nec Corp | 集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386157A (en) * | 1992-09-18 | 1995-01-31 | Siemens Aktiengesellschaft | MOS output buffer circuit with controlled current source |
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2544796B2 (ja) | 1996-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |