JPS6211320A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6211320A JPS6211320A JP60150730A JP15073085A JPS6211320A JP S6211320 A JPS6211320 A JP S6211320A JP 60150730 A JP60150730 A JP 60150730A JP 15073085 A JP15073085 A JP 15073085A JP S6211320 A JPS6211320 A JP S6211320A
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- Japan
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- voltage
- power supply
- pull
- threshold voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半導体集積回路素子の入出力バッ７１部に
おいて、プルアップ若しくはプルダウンを行なうことを
可変とする半導体装置に関する。
おいて、プルアップ若しくはプルダウンを行なうことを
可変とする半導体装置に関する。
従来の技術
従来人出力バッフ１部の信号線をプルアップするのに、
第３図に示すような半導体装置が用いられていた。即ち
、第３図に示すようにＰ型ＭＯＳトランジスタ３１のゲ
ー）Ｇを低電位基準”８８に、ソースＳを高電位基準”
ＤＤに、ドレインＤを人出カバッファ３４と信号を外部
に導くためのパッド３３の間にある信号線３２に接続し
、バックゲート３５は”ＤＤに接続していた。
第３図に示すような半導体装置が用いられていた。即ち
、第３図に示すようにＰ型ＭＯＳトランジスタ３１のゲ
ー）Ｇを低電位基準”８８に、ソースＳを高電位基準”
ＤＤに、ドレインＤを人出カバッファ３４と信号を外部
に導くためのパッド３３の間にある信号線３２に接続し
、バックゲート３５は”ＤＤに接続していた。
以上の構成により信号線のプルアップは次のように行な
われる。パッド３３に外部から信号が入力されず、人出
力バッファ３４から外部に信号が入力されない場合、信
号線３２は信号レベル不定のフローティング状態となる
。信号線がこのような状態となった時、トランジスタ３
１のゲートとソース間の電圧−Ｖｐｅｓ（Ｖｐｅｓ＞Ｏ
）は、閾値電圧−Ｖ、、（Ｖ、、＞Ｏ）と比較すると−
”／ｐｃｓ＜ Ｖｐｒを満たすように設定されている
ので、ドレインとソース間の電圧−Ｖｐｏｓ （ｖＰＤ
８ ＞Ｏ）が０になるまで、信号線３２をチャージアッ
プするので、信号線３２はプルアップされる。
われる。パッド３３に外部から信号が入力されず、人出
力バッファ３４から外部に信号が入力されない場合、信
号線３２は信号レベル不定のフローティング状態となる
。信号線がこのような状態となった時、トランジスタ３
１のゲートとソース間の電圧−Ｖｐｅｓ（Ｖｐｅｓ＞Ｏ
）は、閾値電圧−Ｖ、、（Ｖ、、＞Ｏ）と比較すると−
”／ｐｃｓ＜ Ｖｐｒを満たすように設定されている
ので、ドレインとソース間の電圧−Ｖｐｏｓ （ｖＰＤ
８ ＞Ｏ）が０になるまで、信号線３２をチャージアッ
プするので、信号線３２はプルアップされる。
従来、人出力バッフ１部の信号線をプルダウンするのに
第４図に示すような半導体装置が用いられていた。第３
図と原理は同じである。第４図に示すようにＮ型ＭｏＳ
トランジスタ４１のゲートＧを高電位基準”ＤＤに、ソ
ースＳを低電位基準ＶＳＳに、ドレインＤを人出力バッ
ファ４４と信号を外部に導くためのパッド４３の間にあ
る信号線４２に接続し、バックゲート４５はＶ５８に接
続していた。
第４図に示すような半導体装置が用いられていた。第３
図と原理は同じである。第４図に示すようにＮ型ＭｏＳ
トランジスタ４１のゲートＧを高電位基準”ＤＤに、ソ
ースＳを低電位基準ＶＳＳに、ドレインＤを人出力バッ
ファ４４と信号を外部に導くためのパッド４３の間にあ
る信号線４２に接続し、バックゲート４５はＶ５８に接
続していた。
以上の構成により信号線のプルダウンは次のように行な
われる。信号線４２が信号レベル不定のフローティング
状態となった場合を考える。この時トランジスタ４１の
ゲートとソース間の電圧ＶＮｃ、ｓ（Ｖ、、、＞Ｏ）は
、閾値電圧Ｖ＊ｔ（”／＊ｙ＞Ｏ）と比較すると、Ｖ
Ｎａｓ＞ Ｖ ＩＩ？を満たすように設定されているの
で、ドレインとソース間の電圧ＶにＤＳ（’ＩｙＤａ
＞Ｏ）が０になるまで、信号線４２をディスチャージす
るので、信号線４２はプルダウンされる。
われる。信号線４２が信号レベル不定のフローティング
状態となった場合を考える。この時トランジスタ４１の
ゲートとソース間の電圧ＶＮｃ、ｓ（Ｖ、、、＞Ｏ）は
、閾値電圧Ｖ＊ｔ（”／＊ｙ＞Ｏ）と比較すると、Ｖ
Ｎａｓ＞ Ｖ ＩＩ？を満たすように設定されているの
で、ドレインとソース間の電圧ＶにＤＳ（’ＩｙＤａ
＞Ｏ）が０になるまで、信号線４２をディスチャージす
るので、信号線４２はプルダウンされる。
第３図、第４図いずれの場合においても一度バソファ部
がプルアップなりプルダウンされる回路構成が形成され
ると該当するバッファは、常にプルアップ付きあるいは
、プルダウン付きのバッファとしてふるまうことになる
。尚、第３．第４図の想像線ゆの左側が半導体集積回路
素子内部をあられす。
がプルアップなりプルダウンされる回路構成が形成され
ると該当するバッファは、常にプルアップ付きあるいは
、プルダウン付きのバッファとしてふるまうことになる
。尚、第３．第４図の想像線ゆの左側が半導体集積回路
素子内部をあられす。
発明が解決しようとする問題点
第３図に示す半導体装置では、一度プルアツブ用抵抗と
してのＰ型ＭＯ５トランジスタが入出力バッフ１３４に
付加されると、常にプルアップ付き人出力バッファとな
る。すなわち、プルアップが一度決まればそれ以後のプ
ルアップ解除は回路構成上、不可能である。また入出力
バッファ部構成が半導体集積回路素子上で決定してしま
った後に新たにプルアップ機能を人出カバソファ部に付
加することも不可能である。
してのＰ型ＭＯ５トランジスタが入出力バッフ１３４に
付加されると、常にプルアップ付き人出力バッファとな
る。すなわち、プルアップが一度決まればそれ以後のプ
ルアップ解除は回路構成上、不可能である。また入出力
バッファ部構成が半導体集積回路素子上で決定してしま
った後に新たにプルアップ機能を人出カバソファ部に付
加することも不可能である。
第４図に示す半導体装置では、上記第３図の説明で示し
た問題がプルダウン機能について生じる。
た問題がプルダウン機能について生じる。
この発明は、従来のものがもつ入出力バッ７１部のプル
アップ若しくはプルダウン機能の固定化という問題を解
消させ、機能を可変とする半導体装置を提供することを
目的とする。
アップ若しくはプルダウン機能の固定化という問題を解
消させ、機能を可変とする半導体装置を提供することを
目的とする。
問題点を解決するだめの手段
この目的を達成するために、この発明は、ゲート電圧設
定用抵抗に接続されたＭｏ８トランジスタと、そのバッ
クゲートバイアスを制御する外部電源と電源電圧を内部
に供給するパッドよシなる半導体装置で構成される。
定用抵抗に接続されたＭｏ８トランジスタと、そのバッ
クゲートバイアスを制御する外部電源と電源電圧を内部
に供給するパッドよシなる半導体装置で構成される。
作用
この発明は前記した構成により、次のような作用を行な
う。外部電源によってＭｏ８トランジスタのバックゲー
トバイアスを制御してやると、バックゲートバイアス効
果によって、Ｍｏ３トランジスタの閾値電圧が変化する
。そこで閾値電圧が変化する電圧領域内にゲート電圧設
定用抵抗によってＭｏ８トランジスタのゲート電極に入
力される電圧を決めてやる。そうすると固定化したゲー
ト電圧に対して、バックゲートバイアスを制御して、閾
値電圧を高くするとＭｏ８トランジスタはＯＦＦする。
う。外部電源によってＭｏ８トランジスタのバックゲー
トバイアスを制御してやると、バックゲートバイアス効
果によって、Ｍｏ３トランジスタの閾値電圧が変化する
。そこで閾値電圧が変化する電圧領域内にゲート電圧設
定用抵抗によってＭｏ８トランジスタのゲート電極に入
力される電圧を決めてやる。そうすると固定化したゲー
ト電圧に対して、バックゲートバイアスを制御して、閾
値電圧を高くするとＭｏ８トランジスタはＯＦＦする。
逆に固定したゲート電圧に対して、バックゲートバイア
スを制御して、閾値電圧を低くしてやるとＭｏ８トラン
ジスタはＯＮする。このようにして、入出力バッファ部
のプルアップ若しくはプルダウン機能を可変にすること
ができる。
スを制御して、閾値電圧を低くしてやるとＭｏ８トラン
ジスタはＯＮする。このようにして、入出力バッファ部
のプルアップ若しくはプルダウン機能を可変にすること
ができる。
実施例
この発明の実施例を図面を参照しながら説明するＱ
第１実施例
第１図は本発明の第１の実施例における半導体装置の回
路図を示すものである。
路図を示すものである。
Ｐ型ＭＯＳトランジスタ２のゲートＧは高電位基準ｖＩ
）！ｌと低電位基準Ｗａｓの間に接続されたゲート電圧
設定用抵抗１に接続されている。ソースＳはＶＤＤに、
ドレインＤは入出力バッファ１２とパッド１４間の信号
線１３に接続されている。トランジスタ２のバックゲー
ト１１はパッド４に接続され、パッド４に外部からバッ
クゲートバイアスを制御する外部電源３が接続されてい
る。
）！ｌと低電位基準Ｗａｓの間に接続されたゲート電圧
設定用抵抗１に接続されている。ソースＳはＶＤＤに、
ドレインＤは入出力バッファ１２とパッド１４間の信号
線１３に接続されている。トランジスタ２のバックゲー
ト１１はパッド４に接続され、パッド４に外部からバッ
クゲートバイアスを制御する外部電源３が接続されてい
る。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。外部電源３の電圧ＶＰ８を
”ＤＤから”８５まで下げていくと、それに伴ってトラ
ンジスタ２の閾値電圧−Ｖｐｒ（Ｖｐτ＞Ｏ）の絶対値
は大きくなっていく。そこで、”Ｐ８””’ＤＤの時の
閾値電圧を−Ｙｐｒｏ（Ｖｐｒｏ＞Ｏ）とし、Ｖｐｓ
” Ｖｓｓ １７）時の閾値電圧を−ＶｐＴＭ（ｖｐｒ
Ｍ＞Ｏ）とすると、Ｖｓｓ ＜： Ｖｐｓ ＜、’ＩＤ
Ｄと変化すルニ伴い、’／ｐ？Ｍ＜Ｌｐｔ＜’ＩｐＴｏ
と閾値電圧−７２丁は、バックゲートバイアス効果によ
って変化する０そこで、ゲート電圧設定抵抗１によって
、トランジスタ２のゲートソース間電圧−’Ｉ ｐｅｓ
（’ｒ ｐｃ、ｓ＞Ｏ）をｓ Ｖｐテｍ＜ Ｖｐ
ｅｓ ＜ Ｖｐｔｏ （Ｄ範１［’決定してやる。そ
うすると、 ｖ ｐａｓは固定電圧となり、−”１”ｒ
はバックゲートバイアス効果により外部電源３によって
制御可能な電圧となる。−’Ｉｐａｓ＜−ＶＰＴ＜
”ＰＴＯとなるように−ｖＰテを外部電源３によって制
御すると、トランジスタ２はＯＮし、プルアップ機能が
生じ、人出力バッファ１２と信号を外部に導くパッド１
４間の信号線１３がフローティング状態となっても信号
レベルを決めることができる。
、以下その動作を説明する。外部電源３の電圧ＶＰ８を
”ＤＤから”８５まで下げていくと、それに伴ってトラ
ンジスタ２の閾値電圧−Ｖｐｒ（Ｖｐτ＞Ｏ）の絶対値
は大きくなっていく。そこで、”Ｐ８””’ＤＤの時の
閾値電圧を−Ｙｐｒｏ（Ｖｐｒｏ＞Ｏ）とし、Ｖｐｓ
” Ｖｓｓ １７）時の閾値電圧を−ＶｐＴＭ（ｖｐｒ
Ｍ＞Ｏ）とすると、Ｖｓｓ ＜： Ｖｐｓ ＜、’ＩＤ
Ｄと変化すルニ伴い、’／ｐ？Ｍ＜Ｌｐｔ＜’ＩｐＴｏ
と閾値電圧−７２丁は、バックゲートバイアス効果によ
って変化する０そこで、ゲート電圧設定抵抗１によって
、トランジスタ２のゲートソース間電圧−’Ｉ ｐｅｓ
（’ｒ ｐｃ、ｓ＞Ｏ）をｓ Ｖｐテｍ＜ Ｖｐ
ｅｓ ＜ Ｖｐｔｏ （Ｄ範１［’決定してやる。そ
うすると、 ｖ ｐａｓは固定電圧となり、−”１”ｒ
はバックゲートバイアス効果により外部電源３によって
制御可能な電圧となる。−’Ｉｐａｓ＜−ＶＰＴ＜
”ＰＴＯとなるように−ｖＰテを外部電源３によって制
御すると、トランジスタ２はＯＮし、プルアップ機能が
生じ、人出力バッファ１２と信号を外部に導くパッド１
４間の信号線１３がフローティング状態となっても信号
レベルを決めることができる。
逆に−Ｖｐｔｍ ＜ ＴＰＴ ＜ ’Ｉｐａｓとナ
ルようにＶＰＴを外部電源３によって制御すると、トラ
ンジスタ２は０ＦＦＩ、、プルアンプ機能は生じない。
ルようにＶＰＴを外部電源３によって制御すると、トラ
ンジスタ２は０ＦＦＩ、、プルアンプ機能は生じない。
以上のように本実施例によれば、外部電源３によりトラ
ンジスタの閾値電圧を制御することにより、プルアップ
機能を可変にすることができる。
ンジスタの閾値電圧を制御することにより、プルアップ
機能を可変にすることができる。
第２実施例
第２図は本発明の第２の実施例における半導体装置の回
路図を示すものである。
路図を示すものである。
Ｎ型ＭＯＳトランジスタ２のゲートＧは高電位基準Ｖｔ
１Ｄと低電位基準Ｗａｇの間に接続されたゲート電圧設
定用抵抗１に接続されている。ソースＳはＶＳＳに、ド
レインＤは入出力バッフ７２２とパッド２６間の信号線
２３に接続されている。トランジスタ２のバックゲート
２１はパッド４に接続され、パッド４に外部からバック
ゲートバイアスを制御する外部電源３が接続されている
。
１Ｄと低電位基準Ｗａｇの間に接続されたゲート電圧設
定用抵抗１に接続されている。ソースＳはＶＳＳに、ド
レインＤは入出力バッフ７２２とパッド２６間の信号線
２３に接続されている。トランジスタ２のバックゲート
２１はパッド４に接続され、パッド４に外部からバック
ゲートバイアスを制御する外部電源３が接続されている
。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。外部電源３の電圧−Ｗａｓ
（ＷＩＩｓ ）ｏ ）の電圧を−”８ＢからＶＤＩ）
まで下げていくと、バックゲートバイアス効果によって
トランジスタ２の閾値電圧ＶＮｔ（ＶＮＴ＞０＞は、増
加していく。そこで、−ｖＮｓ＝−ｖＤＤの時の閾値電
圧を’Ｉ Ｎ？Ｍ とし、 ”ＩＮＢ ＝ ’Ｉ８
の時の閾値電圧をＶ ＮＴＯとすると、Ｖｎｎ＜’Ｉｍ
ｓに、 ’Ｉｓｓと変化するに伴い、閾値電圧ｖＨＴ
はＶ、ア。＜： ＶＮｔ ＜ＶＮＴｍとバックゲートバ
イアス効果によって変化する。
、以下その動作を説明する。外部電源３の電圧−Ｗａｓ
（ＷＩＩｓ ）ｏ ）の電圧を−”８ＢからＶＤＩ）
まで下げていくと、バックゲートバイアス効果によって
トランジスタ２の閾値電圧ＶＮｔ（ＶＮＴ＞０＞は、増
加していく。そこで、−ｖＮｓ＝−ｖＤＤの時の閾値電
圧を’Ｉ Ｎ？Ｍ とし、 ”ＩＮＢ ＝ ’Ｉ８
の時の閾値電圧をＶ ＮＴＯとすると、Ｖｎｎ＜’Ｉｍ
ｓに、 ’Ｉｓｓと変化するに伴い、閾値電圧ｖＨＴ
はＶ、ア。＜： ＶＮｔ ＜ＶＮＴｍとバックゲートバ
イアス効果によって変化する。
そこで、ゲート電圧設定抵抗１によって、トランジスタ
２のゲート・ソース間電圧Ｖにｅｓを’Ｉ ＮＴＯ＜Ｖ
Ｎａｓ ＜ Ｌ＋ｒｗの範囲で決定してやる。そうする
と、Ｖ ＮＯ３は固定電圧となり、ＶＮＴはバックゲー
トバイアス効果により外部電源３によって制御可能な電
圧となるｏ ＶＮＴＯ＜ ’ｔ／＋〒＜ ’Ｉ’＊ｅｓ
とｆＺ ；ｂ ヨウＫ Ｖｙｒを外部電源３によって制
御すると、トランジスタ２はＯＮし、プルダウン機能が
生じ、信号線２３がフローティング状態となっても信号
レベルを決めることができる。
２のゲート・ソース間電圧Ｖにｅｓを’Ｉ ＮＴＯ＜Ｖ
Ｎａｓ ＜ Ｌ＋ｒｗの範囲で決定してやる。そうする
と、Ｖ ＮＯ３は固定電圧となり、ＶＮＴはバックゲー
トバイアス効果により外部電源３によって制御可能な電
圧となるｏ ＶＮＴＯ＜ ’ｔ／＋〒＜ ’Ｉ’＊ｅｓ
とｆＺ ；ｂ ヨウＫ Ｖｙｒを外部電源３によって制
御すると、トランジスタ２はＯＮし、プルダウン機能が
生じ、信号線２３がフローティング状態となっても信号
レベルを決めることができる。
逆に・ｖＮＧＳ＜ＶＮＴ＜’ＩＮＴＭとなるようにＶ、
丁を外部電源３によって制御すると、トランジスタ２は
ＯＦＦし、プルダウン機能は生じない。
丁を外部電源３によって制御すると、トランジスタ２は
ＯＦＦし、プルダウン機能は生じない。
以上のように本実施例によれば、外部電源３にり、プル
ダウン機能を可変にすることができる。
ダウン機能を可変にすることができる。
尚、第１．第２図の想像線〜の左側が集積回路素子の内
部をあられす。
部をあられす。
発明の詳細
な説明したように本発明によれば、外部電源によってＭ
ＯＳトランジスタのバックゲートバイアスを制御して、
ＭＯＳ トランジスタの閾値電圧をバックゲートバイア
ス効果によって変化させ、ゲート電圧設定抵抗によって
設定したＭＯＳ トランジスタのゲート・ソース間電圧
との大小関係により、ＭＯＳトランジスタをＯＮ状態と
したシＯＦＦ状態としたシすることができる。それによ
って、ＭＯＳトランジスタがＤ型の場合は、人出カフフ
ッ１部のプルアップ機能が可変となり、ＭＯＳトランジ
スタがＮ型の場合は人出力バッファ部のプルダウン機能
が可変となる。
ＯＳトランジスタのバックゲートバイアスを制御して、
ＭＯＳ トランジスタの閾値電圧をバックゲートバイア
ス効果によって変化させ、ゲート電圧設定抵抗によって
設定したＭＯＳ トランジスタのゲート・ソース間電圧
との大小関係により、ＭＯＳトランジスタをＯＮ状態と
したシＯＦＦ状態としたシすることができる。それによ
って、ＭＯＳトランジスタがＤ型の場合は、人出カフフ
ッ１部のプルアップ機能が可変となり、ＭＯＳトランジ
スタがＮ型の場合は人出力バッファ部のプルダウン機能
が可変となる。
したがって、半導体集積回路素子の人出力バッフ１部の
プルアップ若しくはプルダウン機能を素子の外部から解
除したシ付加したシできるので入効果は大きい。
プルアップ若しくはプルダウン機能を素子の外部から解
除したシ付加したシできるので入効果は大きい。
第１図は本発明の第１実施例を示す半導体装置の回路図
、第２図は本発明の第２実施例を示す半導体装置の回路
図、第３図、第４図は従来の半導体装置の回路図である
。 １・・・・・・ゲート電圧設定用抵抗、２・・・・・・
ＭＯＳトランジスタ、３・・・・・・外部電源、４・・
・・・・外部電源供給用パッド、０・・・・・・半導体
集積回路素子内部を示す想像線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名前
２ 図
、第２図は本発明の第２実施例を示す半導体装置の回路
図、第３図、第４図は従来の半導体装置の回路図である
。 １・・・・・・ゲート電圧設定用抵抗、２・・・・・・
ＭＯＳトランジスタ、３・・・・・・外部電源、４・・
・・・・外部電源供給用パッド、０・・・・・・半導体
集積回路素子内部を示す想像線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名前
２ 図
Claims (3)
- （１）ゲート電圧設定用抵抗に接続されたＭＯＳトラン
ジスタと、前記ＭＯＳトランジスタのバックゲートバイ
アスを制御する外部電源と、電源電圧を供給するパッド
を有してなる半導体装置。 - （２）ＭＯＳトランジスタがＰチャンネル型である特許
請求の範囲第１項記載の半導体装置。 - （３）ＭＯＳトランジスタがＮチャンネル型である特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150730A JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150730A JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211320A true JPS6211320A (ja) | 1987-01-20 |
Family
ID=15503156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150730A Pending JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211320A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| EP0444408A2 (en) * | 1990-02-26 | 1991-09-04 | International Business Machines Corporation | Emitter coupled logic circuit |
| JPH0398524U (ja) * | 1990-01-30 | 1991-10-14 | ||
| US5397481A (en) * | 1992-08-03 | 1995-03-14 | Martin Marietta Energy Systems, Inc. | Submergible torch for treating waste solutions and method thereof |
| EP0874462A1 (en) * | 1997-04-25 | 1998-10-28 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
-
1985
- 1985-07-09 JP JP60150730A patent/JPS6211320A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| JPH0398524U (ja) * | 1990-01-30 | 1991-10-14 | ||
| EP0444408A2 (en) * | 1990-02-26 | 1991-09-04 | International Business Machines Corporation | Emitter coupled logic circuit |
| US5397481A (en) * | 1992-08-03 | 1995-03-14 | Martin Marietta Energy Systems, Inc. | Submergible torch for treating waste solutions and method thereof |
| EP0874462A1 (en) * | 1997-04-25 | 1998-10-28 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
| US5966044A (en) * | 1997-04-25 | 1999-10-12 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
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