JPH0158872B2 - - Google Patents
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- JPH0158872B2 JPH0158872B2 JP59018289A JP1828984A JPH0158872B2 JP H0158872 B2 JPH0158872 B2 JP H0158872B2 JP 59018289 A JP59018289 A JP 59018289A JP 1828984 A JP1828984 A JP 1828984A JP H0158872 B2 JPH0158872 B2 JP H0158872B2
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- 230000005855 radiation Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路に係るもので、特
にそのCMOS入力回路に関する。
にそのCMOS入力回路に関する。
従来、この種の入力回路は例えば第１図に示す
ように構成されている。図において、１１は入力
ピンで、この入力ピン１１には保護抵抗Ｒの一端
が接続され、この抵抗Ｒの他端には、電源Vccと
接地点間に直列接続されたＰチヤネル形MOS
FETQ1とＮチヤネル形MOS FET Q2とによつ
て構成された入力用のCMOSインバータ１２の
入力端が接続される。また、上記CMOSインバ
ータ１２の入力端と接地点間にはダイオード接続
された保護用のＮチヤネル形MOS FET Q3が挿
接され、上記CMOSインバータ１２の出力端か
ら図示しない内部回路へ出力電圧VOUTが入力信
号として供給されるようになつている。
ように構成されている。図において、１１は入力
ピンで、この入力ピン１１には保護抵抗Ｒの一端
が接続され、この抵抗Ｒの他端には、電源Vccと
接地点間に直列接続されたＰチヤネル形MOS
FETQ1とＮチヤネル形MOS FET Q2とによつ
て構成された入力用のCMOSインバータ１２の
入力端が接続される。また、上記CMOSインバ
ータ１２の入力端と接地点間にはダイオード接続
された保護用のＮチヤネル形MOS FET Q3が挿
接され、上記CMOSインバータ１２の出力端か
ら図示しない内部回路へ出力電圧VOUTが入力信
号として供給されるようになつている。
ところで、近年、半導体集積回路装置を宇宙空
間や原子炉等の放射線の照射を受ける環境下で使
用することが増加しており、放射線の照射による
素子の特性変動が問題となつている。すなわち、
前記第１図に示した入力回路においては、放射線
の照射によつて各MOS FETのしきい値電圧が
負の方向にシフトされるため、CMOS入力回路
の反転電圧VLが負方向にシフトされる。このよ
うなしきい値電圧のシフト量は、MOS FETの
ゲートに印加されている電圧に依存するため、放
射線の照射後、入力ピン間で上記しきい値電圧
VLがばらつき、回路動作に悪影響を及ぼす欠点
がある。
間や原子炉等の放射線の照射を受ける環境下で使
用することが増加しており、放射線の照射による
素子の特性変動が問題となつている。すなわち、
前記第１図に示した入力回路においては、放射線
の照射によつて各MOS FETのしきい値電圧が
負の方向にシフトされるため、CMOS入力回路
の反転電圧VLが負方向にシフトされる。このよ
うなしきい値電圧のシフト量は、MOS FETの
ゲートに印加されている電圧に依存するため、放
射線の照射後、入力ピン間で上記しきい値電圧
VLがばらつき、回路動作に悪影響を及ぼす欠点
がある。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、比較的簡単な
構成でありながら放射線照射後のしきい値電圧
VLのシフト量を最小にでき、且つ入力ピン間に
おける上記のしきい値電圧VLのばらつきも最小
にできるすぐれたCMOS入力回路を提供するこ
とである。
もので、その目的とするところは、比較的簡単な
構成でありながら放射線照射後のしきい値電圧
VLのシフト量を最小にでき、且つ入力ピン間に
おける上記のしきい値電圧VLのばらつきも最小
にできるすぐれたCMOS入力回路を提供するこ
とである。
すなわち、この発明においては、上記の目的を
達成するために、前記第１図における入力ピン１
１とCMOSインバータ１２の入力端間に、ゲー
トを接地したエンハンスメント形でＰチヤネル形
のMOS FETを挿接するとともに、上記CMOS
インバータ１２の入力端と接地点間に負荷素子を
挿接したもので、これによつてCMOS入力回路
の反転電圧（しきい値電圧VL）を上記Ｐチヤネ
ル形MOS FETのしきい値電圧の絶対値とほぼ
等しくなるようにしたものである。
達成するために、前記第１図における入力ピン１
１とCMOSインバータ１２の入力端間に、ゲー
トを接地したエンハンスメント形でＰチヤネル形
のMOS FETを挿接するとともに、上記CMOS
インバータ１２の入力端と接地点間に負荷素子を
挿接したもので、これによつてCMOS入力回路
の反転電圧（しきい値電圧VL）を上記Ｐチヤネ
ル形MOS FETのしきい値電圧の絶対値とほぼ
等しくなるようにしたものである。
以下、この発明の一実施例について図面を参照
して説明する。第２図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、入力ピン１１とCMOSインバー
タ１２の入力端間には、ゲートが接地されたエン
ハンスメント形でＰチヤネル形のMOS FET Q4
が挿接されるとともに、CMOSインバータ１２
の入力端と接地点間にゲートが電源Vccに接続さ
れて導通設定され、負荷素子として働くエンハン
スメント形でＮチヤネル形のMOS FET Q5が挿
接されて成る。
して説明する。第２図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、入力ピン１１とCMOSインバー
タ１２の入力端間には、ゲートが接地されたエン
ハンスメント形でＰチヤネル形のMOS FET Q4
が挿接されるとともに、CMOSインバータ１２
の入力端と接地点間にゲートが電源Vccに接続さ
れて導通設定され、負荷素子として働くエンハン
スメント形でＮチヤネル形のMOS FET Q5が挿
接されて成る。
次に、上記のような構成において動作を説明す
る。今、入力ピン１１に0Vの電圧が印加されて
いるとすると、MOS FET Q4はオフ状態であ
り、MOS FETQ5は常にオン状態であるので、
CMOSインバータ１２の入力端側ノードＡの電
位VAは0Vとなる。従つて、出力電圧VOUTはVcc
レベルとなる。次に、入力電圧VINが上昇して｜
VTHP4｜（但しVTHP4はＰチヤネル形MOS FET Q4
のしきい値電圧）を越えると、MOS FET Q4は
オン状態となり、ノードＡの電位は、MOS
FET Q4とQ5とのオン抵抗比で決定される所定の
値となる。ここで、MOS FET Q4のオン抵抗が
MOS FET Q5のオン抵抗より充分小さいとする
と、ノードＡの電位VAは入力電圧VINとほぼ等し
くなる。この時、もしCMOSインバータ１２の
反転電圧VLがMOS FET Q4のしきい値電圧の絶
対値｜VTHP4｜より低いとすると、MOS FET
Q4がオンすると同時にこのインバータ１２の出
力が反転する。一方、入力電圧VINが｜VTHP4｜よ
り低くなると、MOS FET Q4はオフし、ノード
Ａの電位VAはMOS FET Q5によつて0Vまで低
下され、インバータ１２の出力が反転される。以
上の動作から分かる様に、前記第２図に示した
CMOS入力回路の反転電圧VLはほぼ｜VTHP4｜に
等しくなる。すなわち、「VL＝｜VTHP4｜」であ
る。
る。今、入力ピン１１に0Vの電圧が印加されて
いるとすると、MOS FET Q4はオフ状態であ
り、MOS FETQ5は常にオン状態であるので、
CMOSインバータ１２の入力端側ノードＡの電
位VAは0Vとなる。従つて、出力電圧VOUTはVcc
レベルとなる。次に、入力電圧VINが上昇して｜
VTHP4｜（但しVTHP4はＰチヤネル形MOS FET Q4
のしきい値電圧）を越えると、MOS FET Q4は
オン状態となり、ノードＡの電位は、MOS
FET Q4とQ5とのオン抵抗比で決定される所定の
値となる。ここで、MOS FET Q4のオン抵抗が
MOS FET Q5のオン抵抗より充分小さいとする
と、ノードＡの電位VAは入力電圧VINとほぼ等し
くなる。この時、もしCMOSインバータ１２の
反転電圧VLがMOS FET Q4のしきい値電圧の絶
対値｜VTHP4｜より低いとすると、MOS FET
Q4がオンすると同時にこのインバータ１２の出
力が反転する。一方、入力電圧VINが｜VTHP4｜よ
り低くなると、MOS FET Q4はオフし、ノード
Ａの電位VAはMOS FET Q5によつて0Vまで低
下され、インバータ１２の出力が反転される。以
上の動作から分かる様に、前記第２図に示した
CMOS入力回路の反転電圧VLはほぼ｜VTHP4｜に
等しくなる。すなわち、「VL＝｜VTHP4｜」であ
る。
第３図は、前記第２図に示したCMOS入力回
路の入出力電圧特性を示している。図において、
V12はCMOSインバータ１２の入出力特性であ
り、横軸を入力ゲート電圧、縦軸を出力電圧とし
ている。またVAはノードＡの電圧と入力電圧VIN
との関係を示している。
路の入出力電圧特性を示している。図において、
V12はCMOSインバータ１２の入出力特性であ
り、横軸を入力ゲート電圧、縦軸を出力電圧とし
ている。またVAはノードＡの電圧と入力電圧VIN
との関係を示している。
次に、放射線が照射された場合について説明す
る。一般に、MOS FETに放射線が照射される
と、しきい値電圧の変化量ΔVTHは、そのゲー
ト‐ソース間電圧VGSに応じて第４図に示すよう
に変化する。ここでは105〔rad〕の放射線が照射
された場合のしきい値電圧の変化について示して
おり、実線１３はＮチヤネル形のMOS FETの
変化を、一点鎖線１４は基板‐ソース間の電圧
Vsub，ｓが0Vの時のＰチヤネル形MOS FETの
変化を、破線１５は基板‐ソース間の電圧Vsub，
ｓが5Vの時のＰチヤネル形MOS FETの変化を
それぞれ示している。
る。一般に、MOS FETに放射線が照射される
と、しきい値電圧の変化量ΔVTHは、そのゲー
ト‐ソース間電圧VGSに応じて第４図に示すよう
に変化する。ここでは105〔rad〕の放射線が照射
された場合のしきい値電圧の変化について示して
おり、実線１３はＮチヤネル形のMOS FETの
変化を、一点鎖線１４は基板‐ソース間の電圧
Vsub，ｓが0Vの時のＰチヤネル形MOS FETの
変化を、破線１５は基板‐ソース間の電圧Vsub，
ｓが5Vの時のＰチヤネル形MOS FETの変化を
それぞれ示している。
今、入力ピン１１に5Vの入力電圧VINが印加さ
れた状態で放射線が照射されたとすると、Ｐチヤ
ネル形MOS FET Q4のしきい値電圧の変化量
ΔVTHP4は、上記第４図より約−0.5Vである。ま
た、CMOSインバータ１２の反転電圧VLの変化
量ΔVLは、Ｎチヤネル形MOS FET Q2のしきい
値電圧の変化量ΔVTHN2にほぼ等しく、前記第４
図より約−1.0Vである。従つて、前記第２図の
CMOS入力回路の入出力特性、およびCMOSイ
ンバータ１２の入出力特性はそれぞれ、前記第３
図に矢印X1、X2で示す方向に変化する。この結
果、CMOS入力回路の反転電圧VLは0.5V高くな
るが、この変化量は前記第１図に示した回路の約
１／２である。
れた状態で放射線が照射されたとすると、Ｐチヤ
ネル形MOS FET Q4のしきい値電圧の変化量
ΔVTHP4は、上記第４図より約−0.5Vである。ま
た、CMOSインバータ１２の反転電圧VLの変化
量ΔVLは、Ｎチヤネル形MOS FET Q2のしきい
値電圧の変化量ΔVTHN2にほぼ等しく、前記第４
図より約−1.0Vである。従つて、前記第２図の
CMOS入力回路の入出力特性、およびCMOSイ
ンバータ１２の入出力特性はそれぞれ、前記第３
図に矢印X1、X2で示す方向に変化する。この結
果、CMOS入力回路の反転電圧VLは0.5V高くな
るが、この変化量は前記第１図に示した回路の約
１／２である。
一方、入力電圧VINが0Vの状態で放射線が照射
されると、MOS FET Q4はオフ状態であり、照
射後のしきい値電圧の変化量は、ゲート‐ソース
間の電圧VGSは0Vであり基板‐ソース間の電圧
Vsub，ｓは5Vであるから前記第４図の破線１５
からMOS FET Q4のしきい値電圧の変化量
ΔVTHP4はやはり−0.5Vとなる。この時、Ｐチヤ
ネル形のMOS FET Q2もオフ状態であるがゲー
ト‐基板間が0VであるのでこのMOS FET Q2
のしきい値電圧の変化量ΔVTHN2はほぼ0Vである。
従つて、CMOS入力回路の反転電圧VLは0.5V高
くなり、入力電圧VINの電圧に依存しないことが
わかる。
されると、MOS FET Q4はオフ状態であり、照
射後のしきい値電圧の変化量は、ゲート‐ソース
間の電圧VGSは0Vであり基板‐ソース間の電圧
Vsub，ｓは5Vであるから前記第４図の破線１５
からMOS FET Q4のしきい値電圧の変化量
ΔVTHP4はやはり−0.5Vとなる。この時、Ｐチヤ
ネル形のMOS FET Q2もオフ状態であるがゲー
ト‐基板間が0VであるのでこのMOS FET Q2
のしきい値電圧の変化量ΔVTHN2はほぼ0Vである。
従つて、CMOS入力回路の反転電圧VLは0.5V高
くなり、入力電圧VINの電圧に依存しないことが
わかる。
以上詳述したように、前記第２図のような構成
によれば、放射線による反転電圧VLの変化量が
小さくかつ入力ピン間で反転電圧VLのばらつき
もないすぐれたCMOS入力回路が得られる。
によれば、放射線による反転電圧VLの変化量が
小さくかつ入力ピン間で反転電圧VLのばらつき
もないすぐれたCMOS入力回路が得られる。
第５図は、この発明の他の実施例を示すもの
で、前記第２図の回路においては一端が入力ピン
１１に接続されたMOS FET Q4のゲートを接地
していたのに対し、図示しない内部回路から供給
されるハルト信号HALTによつて導通制御する
ようにしたものである。図において、前記第２図
と同一構成部には同じ符号を付してその説明は省
略する。上記ハルト信号HALTは、スタンドバ
イモード時に“Ｈ”レベル（Vccレベル）、動作
モード時には“Ｌ”レベル（0V）となつてスタ
ンドバイモード時にMOS FET Q4をオフ状態に
することにより、入力ピン１１ハイインピーダン
ス状態に設定するものである。
で、前記第２図の回路においては一端が入力ピン
１１に接続されたMOS FET Q4のゲートを接地
していたのに対し、図示しない内部回路から供給
されるハルト信号HALTによつて導通制御する
ようにしたものである。図において、前記第２図
と同一構成部には同じ符号を付してその説明は省
略する。上記ハルト信号HALTは、スタンドバ
イモード時に“Ｈ”レベル（Vccレベル）、動作
モード時には“Ｌ”レベル（0V）となつてスタ
ンドバイモード時にMOS FET Q4をオフ状態に
することにより、入力ピン１１ハイインピーダン
ス状態に設定するものである。
このような構成によれば、動作モード時には前
記第２図の回路と同様な動作を行ない、スタンド
バイモード時には入力ピン１１をハイインピーダ
ンス状態に設定できる。
記第２図の回路と同様な動作を行ない、スタンド
バイモード時には入力ピン１１をハイインピーダ
ンス状態に設定できる。
以上説明したようにこの発明によれば、比較的
簡単な構成でありながら放射線照射後のしきい値
電圧VLのシフト量を最小にでき、且つ入力ピン
間における上記しきい値電圧VLのばらつきも最
小にできるすぐれたCMOS入力回路が得られる。
簡単な構成でありながら放射線照射後のしきい値
電圧VLのシフト量を最小にでき、且つ入力ピン
間における上記しきい値電圧VLのばらつきも最
小にできるすぐれたCMOS入力回路が得られる。
第１図は従来のCMOS入力回路を示す図、第
２図はこの発明の一実施例に係るCMOS入力回
路を示す図、第３図は上記第２図の回路における
入出力電圧特性を示す図、第４図は放射線の照射
時のバイアス電圧としきい値電圧の変化量の関係
を説明するための図、第５図はこの発明の他の実
施例を示す回路図である。 １１……入力ピン、１２……CMOSインバー
タ、Q4……Ｐチヤネル形MOS FET、Q5……Ｎ
チヤネル形MOS FET（負荷素子）、VIN……入力
電圧、VOUT……出力電圧、Vcc……電源。
２図はこの発明の一実施例に係るCMOS入力回
路を示す図、第３図は上記第２図の回路における
入出力電圧特性を示す図、第４図は放射線の照射
時のバイアス電圧としきい値電圧の変化量の関係
を説明するための図、第５図はこの発明の他の実
施例を示す回路図である。 １１……入力ピン、１２……CMOSインバー
タ、Q4……Ｐチヤネル形MOS FET、Q5……Ｎ
チヤネル形MOS FET（負荷素子）、VIN……入力
電圧、VOUT……出力電圧、Vcc……電源。
Claims (1)
- 【特許請求の範囲】 １ 入力ピンとCMOSインバータの入力端間に
挿接され、ゲートが接地されるＰチヤネル形の
MOS FETと、上記CMOSインバータの入力端
と接地点間に挿接され、上記Ｐチヤネル形MOS
FETのオン抵抗よりも充分大きい抵抗値を有す
る負荷素子とを具備し、上記Ｐチヤネル形MOS
FETのしきい値電圧の絶対値は上記CMOSイン
バータの反転電圧より大きく設定され、上記
CMOSインバータの出力端から内部回路への出
力を得る如く構成したことを特徴とするCMOS
入力回路。 ２ 前記負荷素子は、Ｎチヤネル形のMOS
FETから成り、このMOS FETのドレインには
前記CMOSインバータの入力端が接続され、ソ
ースが接地点に接続されるとともに、ゲートには
電源が接続され、このＮチヤネル形MOS FET
のオン抵抗は、前記Ｐチヤネル形MOS FETの
オン抵抗よりも充分大きいことを特徴とする特許
請求の範囲第１項記載のCMOS入力回路。 ３ 前記Ｐチヤネル形MOS FETのゲートに、
動作停止時に電源電圧を印加することにより、前
記入力ピンをハイインピーダンスに設定すること
を特徴とする特許請求の範囲第１項記載の
CMOS入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018289A JPS60163458A (ja) | 1984-02-06 | 1984-02-06 | Ｃｍｏｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018289A JPS60163458A (ja) | 1984-02-06 | 1984-02-06 | Ｃｍｏｓ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163458A JPS60163458A (ja) | 1985-08-26 |
| JPH0158872B2 true JPH0158872B2 (ja) | 1989-12-13 |
Family
ID=11967460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018289A Granted JPS60163458A (ja) | 1984-02-06 | 1984-02-06 | Ｃｍｏｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163458A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285069A (en) * | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
-
1984
- 1984-02-06 JP JP59018289A patent/JPS60163458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163458A (ja) | 1985-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |