JPS60163453A - Ｍｏｓ入力回路 - Google Patents
Ｍｏｓ入力回路Info
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- JPS60163453A JPS60163453A JP59018288A JP1828884A JPS60163453A JP S60163453 A JPS60163453 A JP S60163453A JP 59018288 A JP59018288 A JP 59018288A JP 1828884 A JP1828884 A JP 1828884A JP S60163453 A JPS60163453 A JP S60163453A
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- JP
- Japan
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- voltage
- channel type
- cmos
- inverter
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
- H03K19/00338—In field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路に係るもので、特にそのＣ
ＭＯ８入力回路に関する。
ＭＯ８入力回路に関する。
従来、この種の入力回路は例えば第１図に示すように構
成されている。図において、１１は入力ピンで、この入
力ピン１ノには保護抵抗Ｒの一端が接続され、この抵抗
Ｒの他端には、電源Ｖｃｃと接地点間に直列接続された
Ｐチャネル形ＭＯ８ＦＥＴ Ｑ １ とＮチャネル形Ｍ
Ｏ８ＦＥＴ Ｑ 、とによって構成された入力用のＣＭ
ＯＳインバータ１２０入力端が接続される。また、上記
ＣＭＯ８インバータ１２０入力端と接地点間にはダイオ
ード接続された保護用のＮチャネル形ＭＯ８ＦＥＴＱ３
が挿接され、上記ＣＭＯＳインバータ１２の出力端から
図示しない内部回路へ出力′電圧ＶＯＵＴが入力信号と
して供給されるようになっている。
成されている。図において、１１は入力ピンで、この入
力ピン１ノには保護抵抗Ｒの一端が接続され、この抵抗
Ｒの他端には、電源Ｖｃｃと接地点間に直列接続された
Ｐチャネル形ＭＯ８ＦＥＴ Ｑ １ とＮチャネル形Ｍ
Ｏ８ＦＥＴ Ｑ 、とによって構成された入力用のＣＭ
ＯＳインバータ１２０入力端が接続される。また、上記
ＣＭＯ８インバータ１２０入力端と接地点間にはダイオ
ード接続された保護用のＮチャネル形ＭＯ８ＦＥＴＱ３
が挿接され、上記ＣＭＯＳインバータ１２の出力端から
図示しない内部回路へ出力′電圧ＶＯＵＴが入力信号と
して供給されるようになっている。
ところで、近年、半導体集積回路装置を宇宙空間や原子
炉等の放射線の照射を受ける環境下で使用することが増
加しておシ、放射線の照射による素子の特性変動が問題
となっている。すなわち、前記第１図に示した入力回路
においては、放射線の照射によって各ＭＯ８ＦＥＴのし
きい値電圧が負の方向にシフトされるため、ＣＭＯＳ入
力回路の反転電圧ＶＬが負方向にシフトされる。
炉等の放射線の照射を受ける環境下で使用することが増
加しておシ、放射線の照射による素子の特性変動が問題
となっている。すなわち、前記第１図に示した入力回路
においては、放射線の照射によって各ＭＯ８ＦＥＴのし
きい値電圧が負の方向にシフトされるため、ＣＭＯＳ入
力回路の反転電圧ＶＬが負方向にシフトされる。
このようなしきい値電圧のシフト量は、ＭＯＳＦＥＴの
ケ９−トに印加されている電圧に依存するため、放射線
の照射後、入力ピン間で上記しきい値電圧ｖＬがばらつ
き、回路動作に悪影響を及はす欠点がある。
ケ９−トに印加されている電圧に依存するため、放射線
の照射後、入力ピン間で上記しきい値電圧ｖＬがばらつ
き、回路動作に悪影響を及はす欠点がある。
この発明は上記のような事情に鑑みてなされ声もので、
その目的とするところは、比較的簡単な構成でありなが
ら放射線照射後のしきい値電圧Ｖ、のシフト量を最小に
でき、且つ入力ビン間における上記しきい値電圧■Ｌの
ばらつきも最小にできるすぐれたＣＭＯＳ入力回路を提
供することである。
その目的とするところは、比較的簡単な構成でありなが
ら放射線照射後のしきい値電圧Ｖ、のシフト量を最小に
でき、且つ入力ビン間における上記しきい値電圧■Ｌの
ばらつきも最小にできるすぐれたＣＭＯＳ入力回路を提
供することである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第１図における入力ピン１１とＣＭＯＳイ
ンバータ１２の入力端間に、ダートを接地したエンハン
スメント形でＰチャネル形のＭＯＳ ＦＥＴを挿接する
とともに、上記Ｃ□Ｓインバータ１２の入力端と接地点
間に負荷素子を挿接したもので、これによってＣＭＯＳ
入力回路の反転電圧（しきい値電圧ｖＬ）を上記Ｐチャ
ネル形ＭＯ８ＰＥＴのしきい値電圧の絶対随とほぼ等し
くなるようにしたものである。
ために、前記第１図における入力ピン１１とＣＭＯＳイ
ンバータ１２の入力端間に、ダートを接地したエンハン
スメント形でＰチャネル形のＭＯＳ ＦＥＴを挿接する
とともに、上記Ｃ□Ｓインバータ１２の入力端と接地点
間に負荷素子を挿接したもので、これによってＣＭＯＳ
入力回路の反転電圧（しきい値電圧ｖＬ）を上記Ｐチャ
ネル形ＭＯ８ＰＥＴのしきい値電圧の絶対随とほぼ等し
くなるようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、入力ビ
ン１１とＣＭＯＳインバータ巨の入力端間には、ケ゛−
トが接地されたエンハンスメント形でＰチャネル形のＭ
ＯＳＦＥＴ Ｑ ４が挿接されるとともに、ＣＭＯＳイ
ンバータ■の入力端と接地点間にり−トが電源Ｖｃｃに
接続されて導通設定され、負荷素子として働くエンハン
スメント形でＮチャネル形のＭＯＳＦＥＴ Ｑ 、が挿
接されて成る。
する。第２図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、入力ビ
ン１１とＣＭＯＳインバータ巨の入力端間には、ケ゛−
トが接地されたエンハンスメント形でＰチャネル形のＭ
ＯＳＦＥＴ Ｑ ４が挿接されるとともに、ＣＭＯＳイ
ンバータ■の入力端と接地点間にり−トが電源Ｖｃｃに
接続されて導通設定され、負荷素子として働くエンハン
スメント形でＮチャネル形のＭＯＳＦＥＴ Ｑ 、が挿
接されて成る。
次に、上記のような構成において動作を説明する。今、
入カビ７１ノにＯＶの電圧が印加されているとすると、
ＭＯＳ ＦＥＴ Ｑ ４はオフ状態であｆ） 、 Ｍ
ＯＳ ＦＥＴ Ｑ ｓは常にオン状態であるので、ＣＭ
ＯＳインバータＬ１の入力端側ノードＡの電位ＶＡはＯ
Ｖとなる。従って、出力箱；圧ＹｏｕｒはＶｃｃレベル
となる。次に、入力電圧ＶＩＮが上昇しテｌ ＶＴＨＰ
４１ （但しＶＴ ＩＦ ４はＰ ｆ−Ｙネル形ＭＯ８
ＦＥＴ Ｑ ４のしきい値電圧）を越えると、ＭＯＳ
ＦＥＴ Ｑ ４はオン状態とな９、ノードＡの電位は、
ＭＯＳ ＦＥＴ Ｑ ４とＱ５とのオン抵抗比で決定さ
れる所定の１直となる。ここで、ＭＯＳ ＦＥＴＱ４の
オン抵抗がＭＯＳ ＦＥＴ Ｑ ｓのオン抵抗よシ充分
小さいとすると、ノードＡの電位ＶＡは入力電圧ＶＩＮ
とほぼ等しくなる。この時、もしＣｙＤＳインバータ１
２０反転電圧ｖＬがＭＯＳ ＦＥＴ Ｑ４ Ｏしきい値
電圧の絶対値ｌ ＶＴＨＰ４１よシ低いとすると、ＭＯ
Ｓ ＦＥＴ Ｑ ４がオンすると同時にこのインバータ
１２の出力が反転する。一方、入力電圧ＶＩＮがｌ Ｖ
ＴＨＰ４ ｌよシ低くナルと、ＭＯＳ ＦＦＩ：ＴＱ４
はオフし、／−１’Ａノア４位ｖＡはＭＯＳ ＦＦＪＴ
ＱｇによってＯＶまで低下され、インバータ１２の出力
が反転される。以上の動作から分かる様に、前記第２図
に示したＣＭＯＳ入力回路の反転電圧Ｖ、はほぼｌ Ｖ
ＴＨＰ４１に等しくなる。すなわち、ｒ Ｖｔ、 ＝
ｌ ＶｒＨｐ４１ Ｊ ｆアル。
入カビ７１ノにＯＶの電圧が印加されているとすると、
ＭＯＳ ＦＥＴ Ｑ ４はオフ状態であｆ） 、 Ｍ
ＯＳ ＦＥＴ Ｑ ｓは常にオン状態であるので、ＣＭ
ＯＳインバータＬ１の入力端側ノードＡの電位ＶＡはＯ
Ｖとなる。従って、出力箱；圧ＹｏｕｒはＶｃｃレベル
となる。次に、入力電圧ＶＩＮが上昇しテｌ ＶＴＨＰ
４１ （但しＶＴ ＩＦ ４はＰ ｆ−Ｙネル形ＭＯ８
ＦＥＴ Ｑ ４のしきい値電圧）を越えると、ＭＯＳ
ＦＥＴ Ｑ ４はオン状態とな９、ノードＡの電位は、
ＭＯＳ ＦＥＴ Ｑ ４とＱ５とのオン抵抗比で決定さ
れる所定の１直となる。ここで、ＭＯＳ ＦＥＴＱ４の
オン抵抗がＭＯＳ ＦＥＴ Ｑ ｓのオン抵抗よシ充分
小さいとすると、ノードＡの電位ＶＡは入力電圧ＶＩＮ
とほぼ等しくなる。この時、もしＣｙＤＳインバータ１
２０反転電圧ｖＬがＭＯＳ ＦＥＴ Ｑ４ Ｏしきい値
電圧の絶対値ｌ ＶＴＨＰ４１よシ低いとすると、ＭＯ
Ｓ ＦＥＴ Ｑ ４がオンすると同時にこのインバータ
１２の出力が反転する。一方、入力電圧ＶＩＮがｌ Ｖ
ＴＨＰ４ ｌよシ低くナルと、ＭＯＳ ＦＦＩ：ＴＱ４
はオフし、／−１’Ａノア４位ｖＡはＭＯＳ ＦＦＪＴ
ＱｇによってＯＶまで低下され、インバータ１２の出力
が反転される。以上の動作から分かる様に、前記第２図
に示したＣＭＯＳ入力回路の反転電圧Ｖ、はほぼｌ Ｖ
ＴＨＰ４１に等しくなる。すなわち、ｒ Ｖｔ、 ＝
ｌ ＶｒＨｐ４１ Ｊ ｆアル。
第３図は、前記第２図に示したＣＭＯＳ入力回路の入出
力電圧特性を示している。図において、ｖｌｆｌはＣＭ
ＯＳインバータＬ１の入出力特性であシ、横軸を入カケ
９−ト亀圧、縦軸を出力電圧としている。またＶＡはノ
ードＡの電圧と入力電圧ＶＩＮとの関係を示している。
力電圧特性を示している。図において、ｖｌｆｌはＣＭ
ＯＳインバータＬ１の入出力特性であシ、横軸を入カケ
９−ト亀圧、縦軸を出力電圧としている。またＶＡはノ
ードＡの電圧と入力電圧ＶＩＮとの関係を示している。
次に、放射線が照射された場合について説明する。一般
に、ＭＯＳ ＦＥＴに放射線が照射されると、しきい値
電圧の変化量ΔＶＴＨは、そのケ゛−トー１ンース間電
圧ＶａｓＫ応じて第４図に示すように変化する。ここで
は１０ （ｒａｄ ）の放射線が照射された場合のしき
い値電圧の変化について示しており、実線１３はＮチャ
ネル形のＭＯＳ ＦＥＴの変化を、一点鎖線１４は基板
−ソース間の電圧Ｖｇｕｂ 、 ＊が０■の時のＰ ｆ
ヤネル形ＭＯ８ＦＥＴの変化を、破線１５は基板−ノ
ース間の電圧Ｖｓｕｂ 、 ｔｘが５ｖの時のＰチャネ
ル形ＭＯ８ＦＥＴの変化をそれぞれ示している。
に、ＭＯＳ ＦＥＴに放射線が照射されると、しきい値
電圧の変化量ΔＶＴＨは、そのケ゛−トー１ンース間電
圧ＶａｓＫ応じて第４図に示すように変化する。ここで
は１０ （ｒａｄ ）の放射線が照射された場合のしき
い値電圧の変化について示しており、実線１３はＮチャ
ネル形のＭＯＳ ＦＥＴの変化を、一点鎖線１４は基板
−ソース間の電圧Ｖｇｕｂ 、 ＊が０■の時のＰ ｆ
ヤネル形ＭＯ８ＦＥＴの変化を、破線１５は基板−ノ
ース間の電圧Ｖｓｕｂ 、 ｔｘが５ｖの時のＰチャネ
ル形ＭＯ８ＦＥＴの変化をそれぞれ示している。
今、入力ビン１１に５ｖの入力電圧ＶＩＮが印加された
状態で放射線が照射されたとすると、Ｐチャネル形ＭＯ
８ＦＥＴ Ｑ ４のしきい値電圧の変化量ΔＶｔｕｐ４
は、上記第４図より約−０，５Ｖである。また、ＣＭＯ
ＳＭＯＳインバータ転電圧Ｖ１゜の変化量ΔｖＬは、Ｎ
チャネル形ＭＯ８ＦＥＴ Ｑ 、のしきい値電圧の変化
量ΔＶＴＨＮ２にほぼ等しく、前記第４図より約−１，
０■である。従って、前記第２図のＣＭＯＳ入力回路の
入出力特性、およびＣＭＯＳインバータ昼の入出力特性
はそれぞれ、前記第３図に矢印Ｘ１ ＋Ｘ２で示す方向
に変化する。この結果、ＣＭＯＳ入力回路の反転電圧Ｖ
Ｌ−は０．５Ｖ高くなるが、この変化負は前記第１図に
示した回路の約１／２でおる。
状態で放射線が照射されたとすると、Ｐチャネル形ＭＯ
８ＦＥＴ Ｑ ４のしきい値電圧の変化量ΔＶｔｕｐ４
は、上記第４図より約−０，５Ｖである。また、ＣＭＯ
ＳＭＯＳインバータ転電圧Ｖ１゜の変化量ΔｖＬは、Ｎ
チャネル形ＭＯ８ＦＥＴ Ｑ 、のしきい値電圧の変化
量ΔＶＴＨＮ２にほぼ等しく、前記第４図より約−１，
０■である。従って、前記第２図のＣＭＯＳ入力回路の
入出力特性、およびＣＭＯＳインバータ昼の入出力特性
はそれぞれ、前記第３図に矢印Ｘ１ ＋Ｘ２で示す方向
に変化する。この結果、ＣＭＯＳ入力回路の反転電圧Ｖ
Ｌ−は０．５Ｖ高くなるが、この変化負は前記第１図に
示した回路の約１／２でおる。
一方、入力電圧ＶＩＮがＯＶの状態で放射線が照射され
ると、ＭＯＳ ＦＥＴ Ｑ ４はオフ状態であシ、照射
後のしきいｆ直電圧の変化量は、グートーンース間の電
圧Ｖａ４は０■であり基板−ノース間の電圧Ｖｓｕｂ
、 ｓは５ｖであるから前記第４図の破線１５からＭＯ
Ｓ ＦＥＴ Ｑ ４のしきい値電圧の変化量ΔＶＴＨＰ
４はやけ、９−０．５ Ｖとなる。この時、Ｐチャネル
形のＭＯＳ ＦＥＴ Ｑ ２ もオフ状態であるが、ゲ
ート−基板間の電圧がＯｖであるので、このＭＯＳ Ｆ
ＥＴ Ｑ ｚのしきい値′電圧の変化量ΔＶＴＨＮ２は
はｔｔｏｖである。従って、ＣＭＯＳ入力回路の反転″
電圧ｖＬは０．５Ｖ高くなり、人力陽圧ｖＩＮの電圧に
依存しないことがわかる。
ると、ＭＯＳ ＦＥＴ Ｑ ４はオフ状態であシ、照射
後のしきいｆ直電圧の変化量は、グートーンース間の電
圧Ｖａ４は０■であり基板−ノース間の電圧Ｖｓｕｂ
、 ｓは５ｖであるから前記第４図の破線１５からＭＯ
Ｓ ＦＥＴ Ｑ ４のしきい値電圧の変化量ΔＶＴＨＰ
４はやけ、９−０．５ Ｖとなる。この時、Ｐチャネル
形のＭＯＳ ＦＥＴ Ｑ ２ もオフ状態であるが、ゲ
ート−基板間の電圧がＯｖであるので、このＭＯＳ Ｆ
ＥＴ Ｑ ｚのしきい値′電圧の変化量ΔＶＴＨＮ２は
はｔｔｏｖである。従って、ＣＭＯＳ入力回路の反転″
電圧ｖＬは０．５Ｖ高くなり、人力陽圧ｖＩＮの電圧に
依存しないことがわかる。
以上詳述したように、前記第２図のような構成によれば
、放射線による反転電圧ｖＬの変化量が小さく、かつ人
力−ン間で反転・電圧Ｖ、のばらつさもないすぐれたＣ
ＭＯＳ入力回路が得られる。
、放射線による反転電圧ｖＬの変化量が小さく、かつ人
力−ン間で反転・電圧Ｖ、のばらつさもないすぐれたＣ
ＭＯＳ入力回路が得られる。
第５図は、この発明の他の実施例を示すもので、前記第
２図の回路においては−４が入力ビン１１に接続された
ＭＯＳ ＦＥＴ Ｑ ４のダートを接地していたのに対
し、図示しない内部回路から供給されるハルト信号）ｔ
ＡＬＴによって導通制御するようにしたものである。図
において、前記第２図と同一構成部には同じイ」−号を
付してその説明は省略する。上記ノ・ルト信号）ＩＡＬ
Ｔは、スタンドハイモード時Ｋ ” Ｈ”レベル（Ｖｃ
ｃレベル）、動作モード時には°′Ｌ″レベル（ＯＶ）
となってスタンドバイモード時にＭＯＳ ＦｇＴ Ｑ
４をオフ状態にすることにより、入力ビン１１をｌ・イ
インピーダンス状態に設定するものである。
２図の回路においては−４が入力ビン１１に接続された
ＭＯＳ ＦＥＴ Ｑ ４のダートを接地していたのに対
し、図示しない内部回路から供給されるハルト信号）ｔ
ＡＬＴによって導通制御するようにしたものである。図
において、前記第２図と同一構成部には同じイ」−号を
付してその説明は省略する。上記ノ・ルト信号）ＩＡＬ
Ｔは、スタンドハイモード時Ｋ ” Ｈ”レベル（Ｖｃ
ｃレベル）、動作モード時には°′Ｌ″レベル（ＯＶ）
となってスタンドバイモード時にＭＯＳ ＦｇＴ Ｑ
４をオフ状態にすることにより、入力ビン１１をｌ・イ
インピーダンス状態に設定するものである。
このような構成によれは、動作モード時には前記第２図
の回路と同様な動作を行ない、スタンドパイモード時に
は入力ビン１ノを／Ｓイインピーダンス状態に設定でき
る。
の回路と同様な動作を行ない、スタンドパイモード時に
は入力ビン１ノを／Ｓイインピーダンス状態に設定でき
る。
以上説明したようにこの発明によれば、比較的簡単な構
成であシながら放射線照射後のしきい値電圧ｖＬのシフ
）Ｍを最小にでき、且つ入力ビン間における上記しきい
値電圧ｖＬのばらつきも最小にできるすぐれたＣＭＯＳ
入力回路が得られる。
成であシながら放射線照射後のしきい値電圧ｖＬのシフ
）Ｍを最小にでき、且つ入力ビン間における上記しきい
値電圧ｖＬのばらつきも最小にできるすぐれたＣＭＯＳ
入力回路が得られる。
第１図は従来のＣＭＯＳ入力回路を示す図、第２図はこ
の発明の一実施例に係るＣＭＯＳ入力回路を示す図、第
３図は上記第２図の回路における入出力電圧特性を示す
図、第４図は放射線の照射時のバイアス電圧としきい値
電圧の変化量の関係を説明するための図、第５図はこの
発明の他の実施例を示す回路図である。 １１・・・入力ビン、１２・・・ＣＭＯＳインバータ、
Ｑ４・・・Ｐチャネル形ＭＯ８ＦＥＴ、 Ｑｓ −Ｎ
ｆヤ＄ル形ＭＯ８ＦＥＴ （負荷素子）、ＶＩＮ・・・
入カ篭、圧、ｖｏｕｔ・・・出力電圧、Ｖｃ（Ｂ・・・
電源。 出願人工業技術院長用田裕部 第２図 ｃｃ
の発明の一実施例に係るＣＭＯＳ入力回路を示す図、第
３図は上記第２図の回路における入出力電圧特性を示す
図、第４図は放射線の照射時のバイアス電圧としきい値
電圧の変化量の関係を説明するための図、第５図はこの
発明の他の実施例を示す回路図である。 １１・・・入力ビン、１２・・・ＣＭＯＳインバータ、
Ｑ４・・・Ｐチャネル形ＭＯ８ＦＥＴ、 Ｑｓ −Ｎ
ｆヤ＄ル形ＭＯ８ＦＥＴ （負荷素子）、ＶＩＮ・・・
入カ篭、圧、ｖｏｕｔ・・・出力電圧、Ｖｃ（Ｂ・・・
電源。 出願人工業技術院長用田裕部 第２図 ｃｃ
Claims (3)
- （１） 入力−ンとＣＭＯＳインバータの入力端間に挿
接され、ダートが接地されるＰチャネル形のＭＯＳ Ｆ
ＥＴと、上記ＣＭＯＳインバータの入力端と接地点間に
挿接され、上記Ｐチャネル形ＭＯ８ＦＥＴのオン抵抗よ
シも充分大きい抵抗値を有する負荷素子とを具備し、上
記Ｐチャネル形ＭＯ８ＦＥＴのしきい値電圧の絶対値は
上記ＣＭＯＳインバータの反転電圧よシ大きく設定され
、上記ＣＭＯＳインバータの出力端から内部回路への出
力を得る如く構成したことを特徴とするＣＭＯ８入力回
路。 - （２）前記負荷素子は、Ｎチャネル形の肛「から成シ、
このＭＯＳ ＦＥＴのドレインには前記ＣＭＯＳインバ
ータの入力端が接続され、ソースが接地点に接続される
とともに、ダートには電源が接続され、このＮチャネル
形ＭＯ８ＦＥＴのオン抵抗は、前記Ｐチャネル形ＭＯ８
ＦＥＴのオン抵抗よシも見分大きいことを特徴とする特
許請求の範囲第１項記載のＣＭＯ８入力回路。 - （３） 前記Ｐチャネル形ＭＯ８ＦＥＴのダートに、動
作停止時に電源電圧を印加することにより、前記入力ピ
ンをハイインピーダンスに設定スることを特徴とする特
許請求の範ｖＪ！第１項記載のＣＭＯ８入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018288A JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018288A JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163453A true JPS60163453A (ja) | 1985-08-26 |
| JPH0370383B2 JPH0370383B2 (ja) | 1991-11-07 |
Family
ID=11967435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018288A Granted JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222643A (ja) * | 1995-02-10 | 1996-08-30 | Nec Corp | 半導体装置の入力保護回路 |
-
1984
- 1984-02-06 JP JP59018288A patent/JPS60163453A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222643A (ja) * | 1995-02-10 | 1996-08-30 | Nec Corp | 半導体装置の入力保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370383B2 (ja) | 1991-11-07 |
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