JPH04139914A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH04139914A JPH04139914A JP2263673A JP26367390A JPH04139914A JP H04139914 A JPH04139914 A JP H04139914A JP 2263673 A JP2263673 A JP 2263673A JP 26367390 A JP26367390 A JP 26367390A JP H04139914 A JPH04139914 A JP H04139914A
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- 239000003990 capacitor Substances 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
本発明はＣＭＯＳ型集積回路に搭載され、この集積回路
の電源の立ち上がり時にリセット信号を供給するパワー
オンリセット回路に関する。
の電源の立ち上がり時にリセット信号を供給するパワー
オンリセット回路に関する。
［従来の技術］
第３図は従来のこの種のパワーオンリセット回路を示す
回路図である。
回路図である。
電源線２１と電源線２２との間にはヒステリンス特性を
有するシュミット回路２４が接続されている。このシュ
ミット回路２４はその入力を反転して出力するようにな
っている。また、電源線２１と電源線２２との間には抵
抗Ｒ２□及び蓄電器Ｃａｌを直列に接続したＣ−Ｒ遅延
回路が設けられていて、抵抗Ｒ２１と蓄電器Ｃ２１との
間の接続点２３がンユミット回路２４の入力端に接続さ
れている。
有するシュミット回路２４が接続されている。このシュ
ミット回路２４はその入力を反転して出力するようにな
っている。また、電源線２１と電源線２２との間には抵
抗Ｒ２□及び蓄電器Ｃａｌを直列に接続したＣ−Ｒ遅延
回路が設けられていて、抵抗Ｒ２１と蓄電器Ｃ２１との
間の接続点２３がンユミット回路２４の入力端に接続さ
れている。
次に、このように構成される従来のパワーオンリセット
回路の動作について説明する。
回路の動作について説明する。
先ず、電源線２Ｌ２２に電源を投入すると、接続点２３
の電圧は蓄電器Ｃ２＋が充電されるまでの時間たけその
電圧上昇か前記電源の電圧上昇よりも遅れる。このため
、この期間、シュミット回路２４の出力は高電圧を維持
する。その後、所定時間が経過し、接続点２３の電圧が
シュミット回路２４の闇値電圧を超えると、ンユミソト
回路２４の山男電圧は論理ｏ Ｏ＋＋になる。
の電圧は蓄電器Ｃ２＋が充電されるまでの時間たけその
電圧上昇か前記電源の電圧上昇よりも遅れる。このため
、この期間、シュミット回路２４の出力は高電圧を維持
する。その後、所定時間が経過し、接続点２３の電圧が
シュミット回路２４の闇値電圧を超えると、ンユミソト
回路２４の山男電圧は論理ｏ Ｏ＋＋になる。
このように電源投入時にのみシュミット回路２４から発
生する高電圧出力をリセット信号として集積回路に供給
する。
生する高電圧出力をリセット信号として集積回路に供給
する。
なお、このパワーオンリセット回路は直流電流経路を備
えていないため、動作時の消費電流が極めて小さい。
えていないため、動作時の消費電流が極めて小さい。
［発明が解決しようとする課題］
しかしながら、上述した従来のパワーオンリセット回路
においては、Ｒ−Ｃ遅延回路の時定数を利用しているた
め、投入した電源がこの時定数を超えるようなゆっくり
とした立ち上がり速度で立ち上がると、シュミット回路
２４の出力は低電圧を維持したままになる。そうすると
、シュミット回路２４はリセット信号を出力しないため
、パワーオンリセット回路としての機能を果たすことが
できないという問題点がある。
においては、Ｒ−Ｃ遅延回路の時定数を利用しているた
め、投入した電源がこの時定数を超えるようなゆっくり
とした立ち上がり速度で立ち上がると、シュミット回路
２４の出力は低電圧を維持したままになる。そうすると
、シュミット回路２４はリセット信号を出力しないため
、パワーオンリセット回路としての機能を果たすことが
できないという問題点がある。
また、上述の回路においては、電源が一旦立ち上がった
後、電源電圧がＬＳＩの動作電圧以下に低下した場合、
ゼロ電圧程度にまで低下しなければ、再び電源電圧が上
昇してもシュミット回路２４はリセット信号を出力しな
い。このため、電源電圧が何らかの原因で低下した後に
電源が復旧してもリセット信号が発生しない場合があり
、この場合、集積回路が正常に動作しなくなるという問
題点がある。
後、電源電圧がＬＳＩの動作電圧以下に低下した場合、
ゼロ電圧程度にまで低下しなければ、再び電源電圧が上
昇してもシュミット回路２４はリセット信号を出力しな
い。このため、電源電圧が何らかの原因で低下した後に
電源が復旧してもリセット信号が発生しない場合があり
、この場合、集積回路が正常に動作しなくなるという問
題点がある。
本発明かかる問題点に鑑みてなされたものてあって、電
源電圧の立ち上がり速度に依存することなく、集積回路
の電源電圧が所定の電圧にまで低下したときに確実にリ
セット信号を発生することができるパワーオンリセット
回路を提供することを目的とする。
源電圧の立ち上がり速度に依存することなく、集積回路
の電源電圧が所定の電圧にまで低下したときに確実にリ
セット信号を発生することができるパワーオンリセット
回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るパワーオンリセット回路は、その一端が第
１の電源に接続された第１の抵抗と、その一端が前記第
１の抵抗の他端に接続された第２の抵抗と、そのドレイ
ン電極が前記第２の抵抗の他端に接続されそのゲート電
極が前記第１及び第２の抵抗の相互接続点に接続されそ
のソース電極が第２の電源に接続された第１導電型の第
１のＭＯＳトランジスタと、その一端が前記第１のＭＯ
Ｓトラン／スタのドレイン電極に接続された第３のｔｌ
Ｕ抗と、前記第１及び第２の電源間に相補的に接続され
そのゲート電極が前記第３の抵抗の他端に共通接続され
た第１導電型の第２のＭＯＳ）ランノスタ及び第２導電
型の第３のＭＯＳトランジスタを備えた反転増幅器と、
そのドレイン電極が前記反転増幅器の前記ゲート電極か
らなる入力端に接続されそのゲート電極が前記反転増幅
器のドレイン電極からなる出力端に接続されそのソース
電極が前記第２の電源に接続された第１導電型の第４の
ＭＯＳトランジスタと、前記反転増幅器の前記入力端と
前記第１の電源との間に接続された蓄電器とを有し、前
記第２のＭＯＳトランジスタはその閾値電圧が前記第１
のＭＯＳトランジスタの閾値電圧よりも低いものである
ことを特徴とする。
１の電源に接続された第１の抵抗と、その一端が前記第
１の抵抗の他端に接続された第２の抵抗と、そのドレイ
ン電極が前記第２の抵抗の他端に接続されそのゲート電
極が前記第１及び第２の抵抗の相互接続点に接続されそ
のソース電極が第２の電源に接続された第１導電型の第
１のＭＯＳトランジスタと、その一端が前記第１のＭＯ
Ｓトラン／スタのドレイン電極に接続された第３のｔｌ
Ｕ抗と、前記第１及び第２の電源間に相補的に接続され
そのゲート電極が前記第３の抵抗の他端に共通接続され
た第１導電型の第２のＭＯＳ）ランノスタ及び第２導電
型の第３のＭＯＳトランジスタを備えた反転増幅器と、
そのドレイン電極が前記反転増幅器の前記ゲート電極か
らなる入力端に接続されそのゲート電極が前記反転増幅
器のドレイン電極からなる出力端に接続されそのソース
電極が前記第２の電源に接続された第１導電型の第４の
ＭＯＳトランジスタと、前記反転増幅器の前記入力端と
前記第１の電源との間に接続された蓄電器とを有し、前
記第２のＭＯＳトランジスタはその閾値電圧が前記第１
のＭＯＳトランジスタの閾値電圧よりも低いものである
ことを特徴とする。
［作用］
本発明においては、第１及び第２の電源から電源電圧を
投入すると、第１のＭＯＳトランジスタは電源電圧がそ
の閾値電圧を超えるまでオフ状態であるため、第２及び
第３のＭＯＳトランジスタからなる反転増幅器の入力端
における電圧は電源電圧と共に」１昇する。前記第２の
ＭＯＳトランジスタはその閾値電圧が前記第１のＭＯＳ
トランジスタの閾値電圧よりも低いので、前記第１のＭ
ＯＳトランジスタよりも先にオン状態になり、前記反転
増幅器の出力端を第２の電源の電圧に保持する。その後
、前記第１のＭＯＳトランジスタは電源電圧がその閾値
電圧を超えるとオン状態になる。
投入すると、第１のＭＯＳトランジスタは電源電圧がそ
の閾値電圧を超えるまでオフ状態であるため、第２及び
第３のＭＯＳトランジスタからなる反転増幅器の入力端
における電圧は電源電圧と共に」１昇する。前記第２の
ＭＯＳトランジスタはその閾値電圧が前記第１のＭＯＳ
トランジスタの閾値電圧よりも低いので、前記第１のＭ
ＯＳトランジスタよりも先にオン状態になり、前記反転
増幅器の出力端を第２の電源の電圧に保持する。その後
、前記第１のＭＯＳトランジスタは電源電圧がその閾値
電圧を超えるとオン状態になる。
これにより、前記反転増幅器の入力端における電圧が低
下する。一方、前記反転増幅器の論理閾値電圧は、電源
電圧並びに第２及び第３のＭＯＳトランジスタの閾値電
圧及びその素子定数により決定され、電源電圧の増加に
伴って高くなる。従って、前記反転増幅器の入力端にお
ける電圧と前記反転増幅器の論理閾値電圧との関係によ
り、電源投入時にのみリセット信号が発生するようにす
ることができる。この場合、第４のＭＯＳトランジスタ
は前記反転増幅器の出力端の電圧に応じてオン状態にな
り、前記反転増幅器の入力端の電圧を引き下げるので、
電源投入後、通常の使用状態においてリセット信号か発
生することはない。
下する。一方、前記反転増幅器の論理閾値電圧は、電源
電圧並びに第２及び第３のＭＯＳトランジスタの閾値電
圧及びその素子定数により決定され、電源電圧の増加に
伴って高くなる。従って、前記反転増幅器の入力端にお
ける電圧と前記反転増幅器の論理閾値電圧との関係によ
り、電源投入時にのみリセット信号が発生するようにす
ることができる。この場合、第４のＭＯＳトランジスタ
は前記反転増幅器の出力端の電圧に応じてオン状態にな
り、前記反転増幅器の入力端の電圧を引き下げるので、
電源投入後、通常の使用状態においてリセット信号か発
生することはない。
一方、電源電圧が急激に上昇した場合は、第１のＭＯＳ
ｔ−ランンスタか即時にオン状態になる。
ｔ−ランンスタか即時にオン状態になる。
このとき、前記反転増幅器はその入力端が蓄電器により
第１の電源と結合されているため、この入力端における
電圧が上昇する。従って、このように電源電圧が急激に
上昇して前記第１のＭＯＳトランジスタが前記第２のＭ
ＯＳトランジスタよりも先にオン状態になった場合でも
、前記蓄電器が設けられているため、前記第２のＭＯＳ
トランジスタがオン状態になって電圧投入時にのみリセ
ット信号が発生するようにすることができる。この場合
、前記反転増幅器の入力端の電圧は第３の抵抗及び第１
のＭＯＳトランジスタを通して徐々に放電される。
第１の電源と結合されているため、この入力端における
電圧が上昇する。従って、このように電源電圧が急激に
上昇して前記第１のＭＯＳトランジスタが前記第２のＭ
ＯＳトランジスタよりも先にオン状態になった場合でも
、前記蓄電器が設けられているため、前記第２のＭＯＳ
トランジスタがオン状態になって電圧投入時にのみリセ
ット信号が発生するようにすることができる。この場合
、前記反転増幅器の入力端の電圧は第３の抵抗及び第１
のＭＯＳトランジスタを通して徐々に放電される。
このように本発明によれば、電源電圧の立ち上がりの時
定数に拘らず、リセット信号を確実に供給することがで
きる。
定数に拘らず、リセット信号を確実に供給することがで
きる。
また、リセット信号発生後の通常の使用状態においては
、前記第２のＭＯＳトランジスタがオフ状態になり、前
記第４のＭＯＳトランジスタがオン状態になり、前記第
３のトランジスタがオン状態になることにより、この使
用状態を保持している。しかしながら、電源電圧が低下
して前記第１又は前記第３のＭＯＳトランジスタの閾値
電圧以下になった場合には、前記反転増幅器の出力端に
おける電圧が低下するためリセット信号が発生する。従
って、電源電圧が回路の動作限界付近の電圧にまで低下
したとき、リセット信号が確実に発生ずるようにするこ
とができ、集積回路を正常に動作させることができる。
、前記第２のＭＯＳトランジスタがオフ状態になり、前
記第４のＭＯＳトランジスタがオン状態になり、前記第
３のトランジスタがオン状態になることにより、この使
用状態を保持している。しかしながら、電源電圧が低下
して前記第１又は前記第３のＭＯＳトランジスタの閾値
電圧以下になった場合には、前記反転増幅器の出力端に
おける電圧が低下するためリセット信号が発生する。従
って、電源電圧が回路の動作限界付近の電圧にまで低下
したとき、リセット信号が確実に発生ずるようにするこ
とができ、集積回路を正常に動作させることができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るパワーオンリセット回路
を示す回路図である。
を示す回路図である。
抵抗Ｒ１はその一端が電源線１に接続されている。抵抗
Ｒ２はその一端が抵抗Ｒ３の他端に接続されている。Ｎ
型ＭＯ８トランジスタＱ、はそのドレイン電極が抵抗Ｒ
２の他端に接続され、そのゲート電極が抵抗Ｒ１と抵抗
Ｒ２との接続点３に接続され、そのソース電極が電源線
２に接続されている。抵抗Ｒ３はその一端がＮ型ＭＯＳ
トランジスタＱ、のドレイン電極と抵抗Ｒ２との接続点
４に接続されている。Ｎ型ＭＯ８）ランノスタＱ２及び
Ｐ型ＭＯ８トランジスタＱ３は電源線１２間に相補的に
接続され、反転増幅器を構成している。このＭＯＳトラ
ンジスタＱ２Ｉ Ｑ３のゲート電極は、この反転増幅器
の入力点Ａにおいて抵抗Ｒ３の他端に共通接続されてい
る。また、Ｎ型ＭＯ８トランジスタＱ２はその閾値電圧
がＮ型ＭＯＳトランジスタＱ、の閾値電圧よりも低いも
のである。Ｎ型ＭＯ８トランジスタＱ４はそのゲート電
極がＭＯＳトランジスタＱ２．Ｑ３のドレイン電極間の
出力点Ｂに接続され、そのドレイン電極が入力点Ａに接
続され、そのソース電極が電源線２に接続されている。
Ｒ２はその一端が抵抗Ｒ３の他端に接続されている。Ｎ
型ＭＯ８トランジスタＱ、はそのドレイン電極が抵抗Ｒ
２の他端に接続され、そのゲート電極が抵抗Ｒ１と抵抗
Ｒ２との接続点３に接続され、そのソース電極が電源線
２に接続されている。抵抗Ｒ３はその一端がＮ型ＭＯＳ
トランジスタＱ、のドレイン電極と抵抗Ｒ２との接続点
４に接続されている。Ｎ型ＭＯ８）ランノスタＱ２及び
Ｐ型ＭＯ８トランジスタＱ３は電源線１２間に相補的に
接続され、反転増幅器を構成している。このＭＯＳトラ
ンジスタＱ２Ｉ Ｑ３のゲート電極は、この反転増幅器
の入力点Ａにおいて抵抗Ｒ３の他端に共通接続されてい
る。また、Ｎ型ＭＯ８トランジスタＱ２はその閾値電圧
がＮ型ＭＯＳトランジスタＱ、の閾値電圧よりも低いも
のである。Ｎ型ＭＯ８トランジスタＱ４はそのゲート電
極がＭＯＳトランジスタＱ２．Ｑ３のドレイン電極間の
出力点Ｂに接続され、そのドレイン電極が入力点Ａに接
続され、そのソース電極が電源線２に接続されている。
蓄電器Ｃ１は入力点Ａと電源線１との間に接続されてい
る。そして、出力反転増幅器５は出力点Ｂの出力を入力
し、これを反転増幅して出力するようになっている。
る。そして、出力反転増幅器５は出力点Ｂの出力を入力
し、これを反転増幅して出力するようになっている。
次に、」二連したパワーオンリセット回路の動作につい
て説明する。
て説明する。
第２図は電源電圧ＶＤｏとＭＯＳトランジスタＱ２．Ｑ
３からなる反転増幅器の論理閾値電圧Ｖ、、、及びその
入力点Ａにおける電圧Ｖｏとの関係を不すグラフ図であ
る。
３からなる反転増幅器の論理閾値電圧Ｖ、、、及びその
入力点Ａにおける電圧Ｖｏとの関係を不すグラフ図であ
る。
先ず、電源線１に投入する電源電圧■。ＤがＯｖから上
昇する場合について説明する。この場合、電源投入前は
全ての接続点においてゼロ電圧である。
昇する場合について説明する。この場合、電源投入前は
全ての接続点においてゼロ電圧である。
Ｎ型ＭＯＳトランジスタＱ、は電源電圧ＶＤＤが上昇し
てその閾値電圧ＶＴを超えるまでオフ状態である。この
とき、Ｎ型ＭＯＳ トランジスタＱ４もオフ状態である
。このため、電源電圧Ｖ。ＤがＮ型ＭＯＳトランジスタ
Ｑ１の閾値電圧ＶＴを超えるまで、接続点３，４の電圧
及び入力点Ａの電圧Ｖｏは電源電圧ＶＤＤと共に上昇す
る。Ｎ型ＭＯＳトランジスタＱ２はその閾値電圧がＮ型
ＭＯＳトランジスタＱ１の閾値電圧Ｖ工よりも低いので
、Ｎ型ＭＯＳトランジスタＱ１よりも先にオン状態にな
り、出力点Ｂを電ｒｉ、線２の電圧に保持する。
てその閾値電圧ＶＴを超えるまでオフ状態である。この
とき、Ｎ型ＭＯＳ トランジスタＱ４もオフ状態である
。このため、電源電圧Ｖ。ＤがＮ型ＭＯＳトランジスタ
Ｑ１の閾値電圧ＶＴを超えるまで、接続点３，４の電圧
及び入力点Ａの電圧Ｖｏは電源電圧ＶＤＤと共に上昇す
る。Ｎ型ＭＯＳトランジスタＱ２はその閾値電圧がＮ型
ＭＯＳトランジスタＱ１の閾値電圧Ｖ工よりも低いので
、Ｎ型ＭＯＳトランジスタＱ１よりも先にオン状態にな
り、出力点Ｂを電ｒｉ、線２の電圧に保持する。
その後、電源電圧■ＤＤが閾値電圧ＶＴを超えると、Ｎ
型ＭＯＳトランジスタＱ１はオン状態になり、Ｎ型ＭＯ
ＳトランジスタＱ１に電流が流れ始める。
型ＭＯＳトランジスタＱ１はオン状態になり、Ｎ型ＭＯ
ＳトランジスタＱ１に電流が流れ始める。
この電流は接続点３の電圧上昇を抑制すると共に、接続
点４の電圧を引き下げる方向に作用する。
点４の電圧を引き下げる方向に作用する。
例えば、Ｎ型ＭＯＳトランジスタＱ１のゲート酸化膜の
容量をＣ８、電子の移動度をμ、チャネル幅をＷ１チャ
ネル長をＬとしたとき、その素子係数には下記（１）式
にて表される。
容量をＣ８、電子の移動度をμ、チャネル幅をＷ１チャ
ネル長をＬとしたとき、その素子係数には下記（１）式
にて表される。
Ｋ＝ＣｏμＷ／Ｌ ＝・（１）この場合
、Ｋ・Ｒ１）１であれば、接続点４及び入力点への電圧
Ｖ。は下記（２）式にて表される。
、Ｋ・Ｒ１）１であれば、接続点４及び入力点への電圧
Ｖ。は下記（２）式にて表される。
Ｖｏ ：ＶＴ ＋ （ＶＴ ＶＤＤ）Ｒ２／Ｒ
１・・・ （２） 即ち、第２図に示すように、電圧■。は電源電圧ＶＤＤ
が閾値電圧ｖ７を超えると、抵抗ＲＩ＋Ｒ２の抵抗値に
応じて減少する。この場合、電圧Ｖｏの傾きは近似的に
Ｒ２／Ｒ１で表され、ＲＩとＲ２との比により設定する
ことができる。
１・・・ （２） 即ち、第２図に示すように、電圧■。は電源電圧ＶＤＤ
が閾値電圧ｖ７を超えると、抵抗ＲＩ＋Ｒ２の抵抗値に
応じて減少する。この場合、電圧Ｖｏの傾きは近似的に
Ｒ２／Ｒ１で表され、ＲＩとＲ２との比により設定する
ことができる。
一方、ＭＯＳトランジスタＱ２．Ｑ３により構成される
反転増幅器の論理閾値電圧ＶＴＲは下記（３）式にて表
される。
反転増幅器の論理閾値電圧ＶＴＲは下記（３）式にて表
される。
・・・ （３）
但し、Ｎ型ＭＯＳトランジスタＱ２及びＰ型ＭＯ８トラ
ンジスタＱ３の闇値電圧を夫々ＶＴＮ及びＶ ＴＰとし
、その素子定数を夫々ＫＮ及びＫｐとする。
ンジスタＱ３の闇値電圧を夫々ＶＴＮ及びＶ ＴＰとし
、その素子定数を夫々ＫＮ及びＫｐとする。
この反転増幅器の論理閾値電圧ＶＴ１１は、第２図に示
すように、電源電圧ＶＤＤが閾値電圧ＶＴを超えた後に
電源電圧ＶＤＤの上昇と共に増加する。
すように、電源電圧ＶＤＤが閾値電圧ＶＴを超えた後に
電源電圧ＶＤＤの上昇と共に増加する。
従って、電ｒｉｉ電圧ＶＤＤが比較的低いときにはＶｏ
＞ＶＴ□１であり、電源電圧ＶＤＤが上昇するとＶ
ｏ ＜ Ｖ Ｔ Ｉ＋となって、出力点Ｂは論理ＩＩ
Ｏ＋”から論理“Ｉ １１に変化する。そうすると、Ｎ
型ＭＯＳトランジスタＱ４がオン状態となり、入力点Ａ
の電圧Ｖ。を電源線２の電圧にまで引き下げる。これに
より、出力点Ｂは論理″１”に保持される。
＞ＶＴ□１であり、電源電圧ＶＤＤが上昇するとＶ
ｏ ＜ Ｖ Ｔ Ｉ＋となって、出力点Ｂは論理ＩＩ
Ｏ＋”から論理“Ｉ １１に変化する。そうすると、Ｎ
型ＭＯＳトランジスタＱ４がオン状態となり、入力点Ａ
の電圧Ｖ。を電源線２の電圧にまで引き下げる。これに
より、出力点Ｂは論理″１”に保持される。
この出力点Ｂの出力は出力反転増幅器５により反転して
出力される。従って、このパワーオンリセット回路にお
いては、電源電圧ＶＤＤが所定の電圧になるまでは論理
”′１”（パワーオンリセット信号）を出力し、電源電
圧Ｖ。Ｄこの所定の電圧を超えると論理“０”を出力す
る。
出力される。従って、このパワーオンリセット回路にお
いては、電源電圧ＶＤＤが所定の電圧になるまでは論理
”′１”（パワーオンリセット信号）を出力し、電源電
圧Ｖ。Ｄこの所定の電圧を超えると論理“０”を出力す
る。
次に、電源電圧ｖｎｏがＯＶから急激に上昇した場合に
ついて説明する。電源電圧Ｖ。Ｄが急激に上昇すると、
Ｎ型ＭＯＳトランジスタＱ１は即時にオン状態になる。
ついて説明する。電源電圧Ｖ。Ｄが急激に上昇すると、
Ｎ型ＭＯＳトランジスタＱ１は即時にオン状態になる。
また、入力点Ａは蓄電器Ｃ１により電源線１と結合され
ているため、入力点Ａの電圧も上昇する。従って、この
ように電源電圧ＶＤＤが急激に上昇してＮ型ＭＯＳトラ
ンジスタＱ、がオン状態になった場合でも、蓄電器Ｃ１
が設けられているため、Ｎ型ＭＯＳトランジスタＱ２が
オン状態となって出力点Ｂは論理“Ｏ１１を出力する。
ているため、入力点Ａの電圧も上昇する。従って、この
ように電源電圧ＶＤＤが急激に上昇してＮ型ＭＯＳトラ
ンジスタＱ、がオン状態になった場合でも、蓄電器Ｃ１
が設けられているため、Ｎ型ＭＯＳトランジスタＱ２が
オン状態となって出力点Ｂは論理“Ｏ１１を出力する。
これにより、上述の場合と同様にして、パワーオンリセ
ット信号が得られる。そして、入力点Ａの電圧Ｖ。は抵
抗Ｒ３及びＮ型ＭＯＳトランジスタＱ１を通して徐々に
放電され、出力点Ｂは電圧Ｖｏが論理閾値電圧Ｖ Ｔｏ
以下になったとき論理″１１１となる。これにより、Ｎ
型ＭＯＳトランジスタＱ４がオン状態となって入力点Ａ
の電圧Ｖ。を完全に放電する。なお、この場合の所要時
間は蓄電器Ｃ１及び抵抗Ｒ３により決定され、ＣＩＲ３
程度の時間となる。
ット信号が得られる。そして、入力点Ａの電圧Ｖ。は抵
抗Ｒ３及びＮ型ＭＯＳトランジスタＱ１を通して徐々に
放電され、出力点Ｂは電圧Ｖｏが論理閾値電圧Ｖ Ｔｏ
以下になったとき論理″１１１となる。これにより、Ｎ
型ＭＯＳトランジスタＱ４がオン状態となって入力点Ａ
の電圧Ｖ。を完全に放電する。なお、この場合の所要時
間は蓄電器Ｃ１及び抵抗Ｒ３により決定され、ＣＩＲ３
程度の時間となる。
次に、電源電圧ＶＤＤが何らかの原因により低下した場
合について説明する。
合について説明する。
先ず、ＩＶＴｐｌ〉Ｖ７である場合は、電源電圧ＶＤＤ
が低下してＩＶＴｐｌ以下になったとき、Ｐ型ＭＯ８ト
ランジスタＱ３がオフ状態になる。そうすると、出力点
Ｂの電圧が低下し、Ｎ型ＭＯ８トランジスタＱ４がオフ
状態になるため、入力点Ａの電圧が」１昇する。これに
より、Ｎ型ＭＯ８トランジスタＱ２は完全にオン状態に
なり、出力点Ｂを完全に放電する。従って、電源電圧Ｖ
ｎｏが再びＶＴＰＩを超えたときパワーオンリセット
信号を出力できる状態になる。
が低下してＩＶＴｐｌ以下になったとき、Ｐ型ＭＯ８ト
ランジスタＱ３がオフ状態になる。そうすると、出力点
Ｂの電圧が低下し、Ｎ型ＭＯ８トランジスタＱ４がオフ
状態になるため、入力点Ａの電圧が」１昇する。これに
より、Ｎ型ＭＯ８トランジスタＱ２は完全にオン状態に
なり、出力点Ｂを完全に放電する。従って、電源電圧Ｖ
ｎｏが再びＶＴＰＩを超えたときパワーオンリセット
信号を出力できる状態になる。
一方、ｌ ＶＴＰ ｌ ＜Ｖアである場合には、電源電
圧ＶＤＤが低下して■ア以下になったとき、Ｎ型Ｍ○Ｓ
トランジスタＱ４がオフ状態になる。そうすると、入力
点Ａの電圧が低下し、Ｐ型ＭＯＳトランジスタＱ３がオ
フ状態になるため、出力点Ｂの電圧が降下して論理＋１
０”となってパワーオンリセット信号を出力する。
圧ＶＤＤが低下して■ア以下になったとき、Ｎ型Ｍ○Ｓ
トランジスタＱ４がオフ状態になる。そうすると、入力
点Ａの電圧が低下し、Ｐ型ＭＯＳトランジスタＱ３がオ
フ状態になるため、出力点Ｂの電圧が降下して論理＋１
０”となってパワーオンリセット信号を出力する。
本実施例によれば、Ｒ−Ｃ遅延回路の時定数を利用した
従来のパワーオンリセット回路とは異なって、電源電圧
ＶＤＤの立ち上がりの時定数に拘らず、リセット信号を
確実に発生させることができる。このリセット信号の変
化点（第２図におけるＶｏとＶア１．との交点）は、上
記（３）式に示すように、Ｒ１＋ Ｒ２＋ ＫＮ及びに
、を変えることにより広い範囲で設定することができる
。また、リセット信号の変化点はＮ型ＭＯ８トランジス
タ及びＰ型ＭＯ８トランジスタのいずれの閾値電圧より
も高くなるので、パワーオンリセット回路として有効な
動作が保証される。
従来のパワーオンリセット回路とは異なって、電源電圧
ＶＤＤの立ち上がりの時定数に拘らず、リセット信号を
確実に発生させることができる。このリセット信号の変
化点（第２図におけるＶｏとＶア１．との交点）は、上
記（３）式に示すように、Ｒ１＋ Ｒ２＋ ＫＮ及びに
、を変えることにより広い範囲で設定することができる
。また、リセット信号の変化点はＮ型ＭＯ８トランジス
タ及びＰ型ＭＯ８トランジスタのいずれの閾値電圧より
も高くなるので、パワーオンリセット回路として有効な
動作が保証される。
また、電源電圧ＶＤＤが低下してＩＶＴＲＩ又はｖＴの
高い方の電圧以下になった場合でも、パワーオンリセッ
ト信号を発生させることができる。
高い方の電圧以下になった場合でも、パワーオンリセッ
ト信号を発生させることができる。
このため、従来とは異なって、電源電圧Ｖ ＤＤが回路
の動作限界付近の電圧まで低下したときにもリセット信
号を確実に発生させることができ、集積回路を正常に動
作させることができる。
の動作限界付近の電圧まで低下したときにもリセット信
号を確実に発生させることができ、集積回路を正常に動
作させることができる。
なお、本実施例においては、出力反転増幅器５としでは
、ヒステリシス特性を有するシュミット回路を使用する
ことができる。また、ＭＯＳトランジスタはＰ型とＮ型
とを相互に入れ替えることができ、電源は高電位電源と
低電位電源とを相互に入れ替えることができる。
、ヒステリシス特性を有するシュミット回路を使用する
ことができる。また、ＭＯＳトランジスタはＰ型とＮ型
とを相互に入れ替えることができ、電源は高電位電源と
低電位電源とを相互に入れ替えることができる。
［発明の効果コ
以上説明したように本発明によれば、電源電圧の変化を
ＭＯＳトランジスタの閾値電圧により検出し、これに応
じてリセット信号を発生するから、電源電圧の立ち上が
り速度に依存することなく、リセット信号を確実に発生
させることができる。
ＭＯＳトランジスタの閾値電圧により検出し、これに応
じてリセット信号を発生するから、電源電圧の立ち上が
り速度に依存することなく、リセット信号を確実に発生
させることができる。
また、電源電圧が集積回路の動作限界付近の電圧にまで
低下したときにもリセット信号を発生することができ、
集積回路を正常に動作させることができる。
低下したときにもリセット信号を発生することができ、
集積回路を正常に動作させることができる。
第１図は本発明の実施例に係るパワーオンリセット回路
を示す回路図、第２図は電源電圧Ｖ。０と反転増幅器の
論理閾値電圧ＶＴＩ＋及びその入力点Ａにおける電圧Ｖ
。との関係を示すグラフ図、第３図は従来のパワーオン
リセット回路を示す回路図である。 １．２，２１．２２；電源線、３，４，２３；接続点、
５；出力反転増幅器、２４；シュミット回路、Ｑ＋ 、
Ｑ２ 、Ｑ４ ； Ｎ型ＭＯ８トランジスタ、Ｑ３；Ｐ
型ＭＯ８トランジスタ、ＲＩＩＲ２１Ｒ３１Ｒ２１；抵
抗、ＣＩ ＋ Ｃ２＋ ：蓄電器、Ａ；入力点、Ｂ；出
力点
を示す回路図、第２図は電源電圧Ｖ。０と反転増幅器の
論理閾値電圧ＶＴＩ＋及びその入力点Ａにおける電圧Ｖ
。との関係を示すグラフ図、第３図は従来のパワーオン
リセット回路を示す回路図である。 １．２，２１．２２；電源線、３，４，２３；接続点、
５；出力反転増幅器、２４；シュミット回路、Ｑ＋ 、
Ｑ２ 、Ｑ４ ； Ｎ型ＭＯ８トランジスタ、Ｑ３；Ｐ
型ＭＯ８トランジスタ、ＲＩＩＲ２１Ｒ３１Ｒ２１；抵
抗、ＣＩ ＋ Ｃ２＋ ：蓄電器、Ａ；入力点、Ｂ；出
力点
Claims (1)
- （１）その一端が第１の電源に接続された第１の抵抗と
、その一端が前記第１の抵抗の他端に接続された第２の
抵抗と、そのドレイン電極が前記第２の抵抗の他端に接
続されそのゲート電極が前記第１及び第２の抵抗の相互
接続点に接続されそのソース電極が第２の電源に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、その一
端が前記第１のＭＯＳトランジスタのドレイン電極に接
続された第３の抵抗と、前記第１及び第２の電源間に相
補的に接続されそのゲート電極が前記第３の抵抗の他端
に共通接続された第１導電型の第２のＭＯＳトランジス
タ及び第２導電型の第３のＭＯＳトランジスタを備えた
反転増幅器と、そのドレイン電極が前記反転増幅器の前
記ゲート電極からなる入力端に接続されそのゲート電極
が前記反転増幅器のドレイン電極からなる出力端に接続
されそのソース電極が前記第２の電源に接続された第１
導電型の第４のＭＯＳトランジスタと、前記反転増幅器
の前記入力端と前記第１の電源との間に接続された蓄電
器とを有し、前記第２のＭＯＳトランジスタはその閾値
電圧が前記第１のＭＯＳトランジスタの閾値電圧よりも
低いものであることを特徴とするパワーオンリセット回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263673A JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
| US07/766,010 US5136181A (en) | 1990-09-30 | 1991-09-26 | Power-on-reset circuit |
| EP91116687A EP0479202B1 (en) | 1990-09-30 | 1991-09-30 | Power-on-reset circuit |
| DE69123538T DE69123538T2 (de) | 1990-09-30 | 1991-09-30 | Einschalt-Rücksetzschaltung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263673A JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139914A true JPH04139914A (ja) | 1992-05-13 |
| JP2591305B2 JP2591305B2 (ja) | 1997-03-19 |
Family
ID=17392756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263673A Expired - Fee Related JP2591305B2 (ja) | 1990-09-30 | 1990-09-30 | パワーオンリセット回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5136181A (ja) |
| EP (1) | EP0479202B1 (ja) |
| JP (1) | JP2591305B2 (ja) |
| DE (1) | DE69123538T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560942B1 (ko) * | 2004-12-30 | 2006-03-14 | 주식회사 하이닉스반도체 | Ｐｖｔ 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8723554B2 (en) | 2011-11-10 | 2014-05-13 | Aeroflex Colorado Springs Inc. | High-stability reset circuit for monitoring supply undervoltage and overvoltage |
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| CN107786191A (zh) * | 2017-12-04 | 2018-03-09 | 电子科技大学 | 一种上电复位自关断电路 |
| KR20210097532A (ko) | 2020-01-30 | 2021-08-09 | 삼성전자주식회사 | 구동 전압 감지 회로, 이를 포함하는 전자 장치 및 전자 시스템 |
| CN112234966A (zh) * | 2020-11-03 | 2021-01-15 | 深圳佑驾创新科技有限公司 | 复位电路 |
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-
1990
- 1990-09-30 JP JP2263673A patent/JP2591305B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-26 US US07/766,010 patent/US5136181A/en not_active Expired - Lifetime
- 1991-09-30 DE DE69123538T patent/DE69123538T2/de not_active Expired - Fee Related
- 1991-09-30 EP EP91116687A patent/EP0479202B1/en not_active Expired - Lifetime
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| EP0479202B1 (en) | 1996-12-11 |
| EP0479202A3 (en) | 1992-05-20 |
| US5136181A (en) | 1992-08-04 |
| DE69123538D1 (de) | 1997-01-23 |
| EP0479202A2 (en) | 1992-04-08 |
| DE69123538T2 (de) | 1997-04-30 |
| JP2591305B2 (ja) | 1997-03-19 |
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