JPS62209920A - レベル検出回路 - Google Patents
レベル検出回路Info
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- JPS62209920A JPS62209920A JP5195886A JP5195886A JPS62209920A JP S62209920 A JPS62209920 A JP S62209920A JP 5195886 A JP5195886 A JP 5195886A JP 5195886 A JP5195886 A JP 5195886A JP S62209920 A JPS62209920 A JP S62209920A
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- Japan
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- voltage
- output
- level
- circuit
- power supply
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- 238000001514 detection method Methods 0.000 claims description 9
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明のレベル検出回路は定電圧出力回路と、入力端子
が前記定電圧出力回路の出力←接続されたインバータ論
理回路とによって構成され、前記インバータ論理回路の
高電圧電源端子に入力する電圧のレベルによって該イン
バータ論理回路の出力が反転することにより、電圧のレ
ベルを検出することを特徴とする。
が前記定電圧出力回路の出力←接続されたインバータ論
理回路とによって構成され、前記インバータ論理回路の
高電圧電源端子に入力する電圧のレベルによって該イン
バータ論理回路の出力が反転することにより、電圧のレ
ベルを検出することを特徴とする。
本発明は電圧のレベルを検出するレベル検出回路に関す
るものであり、更に詳しく言えば電源電圧などの特殊な
電圧レベルをも検出可能とするレベル検出回路に関する
ものである。
るものであり、更に詳しく言えば電源電圧などの特殊な
電圧レベルをも検出可能とするレベル検出回路に関する
ものである。
電圧レベルの検出は１例えばインバータ論理回路を用い
ることにより可能である。検出すべき入力端子がインバ
ータ論理回路の閾値電圧ｖ１より高いときその出力は低
電圧レベルを示し、一方入力電圧がインバータ論理回路
の閾値電圧Ｖ＋より低いときその出力は高電圧レベルを
示すからである。
ることにより可能である。検出すべき入力端子がインバ
ータ論理回路の閾値電圧ｖ１より高いときその出力は低
電圧レベルを示し、一方入力電圧がインバータ論理回路
の閾値電圧Ｖ＋より低いときその出力は高電圧レベルを
示すからである。
このようにインバータ論理回路の入力端子に検出すべき
電圧を入力することにより、容易に電圧レベルの検出が
可能となる。
電圧を入力することにより、容易に電圧レベルの検出が
可能となる。
ところでインバータ論理回路は動作可能な電圧レベルの
電源電圧が供給されて始めて動作するものであるから、
電源自体の電圧レベルを検出する必要がある場合、例え
ば電源の電圧レベルが下がったときバックアップ電源回
路を動作させるレベル検出回路としては役立たない。
電源電圧が供給されて始めて動作するものであるから、
電源自体の電圧レベルを検出する必要がある場合、例え
ば電源の電圧レベルが下がったときバックアップ電源回
路を動作させるレベル検出回路としては役立たない。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、電源電圧などの特殊な電圧レベルをも検出可能と
するレベル検出回路の提供を目的とする。
あり、電源電圧などの特殊な電圧レベルをも検出可能と
するレベル検出回路の提供を目的とする。
本発明は、定電圧出力回路と、入力端子が前記定電圧出
力回路の出力に接続されたインバータ論理回路とによっ
て構成され、前記インバータ論理回路の高電圧電源端子
に入力する電圧のレベルによって該インバータ論理回路
の出力が反転することにより電圧のレベルを検出するこ
とをを特徴とする。
力回路の出力に接続されたインバータ論理回路とによっ
て構成され、前記インバータ論理回路の高電圧電源端子
に入力する電圧のレベルによって該インバータ論理回路
の出力が反転することにより電圧のレベルを検出するこ
とをを特徴とする。
インバータ論理回路の高電圧電源端子に入力する電圧が
十分低いとき、インバータ論理回路の闇値電圧Ｖ「も低
い。このときインバータ論理回路の入力端子に入力する
定電圧出力回路の出力電圧の方が闇値電圧Ｖｌよりも高
いので、インバータ論理回路の出力は低電圧レベルにあ
る。
十分低いとき、インバータ論理回路の闇値電圧Ｖ「も低
い。このときインバータ論理回路の入力端子に入力する
定電圧出力回路の出力電圧の方が闇値電圧Ｖｌよりも高
いので、インバータ論理回路の出力は低電圧レベルにあ
る。
インバータ論理回路の高電圧電源端子に入力する検出す
べき電圧が徐々に高くなると、インバータ論理回路の閾
値電圧ｖ１も徐々に高くなる。そしてインバータ論理回
路の閾値電圧Ｖτが入力端子に入力する定電圧出力回路
の出力電圧よりも高くなると、インバータ論理回路の出
力レベルは反転し高電圧レベルとなる。
べき電圧が徐々に高くなると、インバータ論理回路の閾
値電圧ｖ１も徐々に高くなる。そしてインバータ論理回
路の閾値電圧Ｖτが入力端子に入力する定電圧出力回路
の出力電圧よりも高くなると、インバータ論理回路の出
力レベルは反転し高電圧レベルとなる。
このようにして本発明によれば電源の電圧などの特殊な
定電圧出力回路のレベルの検出が可能となる。
定電圧出力回路のレベルの検出が可能となる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るレベル検出回路の回路
図であり、第２図は実施例回路の動作を説明するための
電圧波形図である。
。第１図は本発明の実施例に係るレベル検出回路の回路
図であり、第２図は実施例回路の動作を説明するための
電圧波形図である。
ｌは定電圧出力回路であり、直列に接続されたｎチャネ
ルトランジスタＱ４〜Ｑｎとプルアップ抵抗Ｒ１および
容量Ｃ１よりなる。第２図に示すように定電圧出力回路
１の出力電圧は当初、電源Ｖｃｃの電圧の上昇とともに
上昇するが、Ｑ４〜Ｑｎの閾値電圧の総和で与えられる
電圧に達すると、この総和電圧（一定電圧）を出力して
一定となる。
ルトランジスタＱ４〜Ｑｎとプルアップ抵抗Ｒ１および
容量Ｃ１よりなる。第２図に示すように定電圧出力回路
１の出力電圧は当初、電源Ｖｃｃの電圧の上昇とともに
上昇するが、Ｑ４〜Ｑｎの閾値電圧の総和で与えられる
電圧に達すると、この総和電圧（一定電圧）を出力して
一定となる。
２はＣＭ ０．５ ａ成のインバータ論理回路であり、
ｐチャネルトランジスタＱｌとｎチャネルトランジスタ
Ｑ２からなる。このインバータ論理回路２の閾値電圧Ｖ
Ｔは、第２図に示すように電源Ｖｃｃの電圧が上昇する
と上昇し、下降すると下降する。
ｐチャネルトランジスタＱｌとｎチャネルトランジスタ
Ｑ２からなる。このインバータ論理回路２の閾値電圧Ｖ
Ｔは、第２図に示すように電源Ｖｃｃの電圧が上昇する
と上昇し、下降すると下降する。
Ｃ３はインバータ論理回路２にラッチをかけるためのｎ
チャネルトランジスタであり、インバータ論理回路２の
反転中に流れる過渡電流を抑制し、ＶａがＣ７のＶｔｈ
より高い時に反転後インバータ論理回路２に流れるＤ
Ｃ電流をカットしたり、インバータ論理回路の反転後に
おける電源Ｖｃｃの低下によってインバータ論理回路２
の闇値電圧Ｖｒが定電圧出力回路ｌの出力電圧以下に下
がった場合にも論理が反転しないようにする。
チャネルトランジスタであり、インバータ論理回路２の
反転中に流れる過渡電流を抑制し、ＶａがＣ７のＶｔｈ
より高い時に反転後インバータ論理回路２に流れるＤ
Ｃ電流をカットしたり、インバータ論理回路の反転後に
おける電源Ｖｃｃの低下によってインバータ論理回路２
の闇値電圧Ｖｒが定電圧出力回路ｌの出力電圧以下に下
がった場合にも論理が反転しないようにする。
Ｃ２、Ｒ２はそれぞれプルダウン用の容量、抵抗であり
、電ｉ；ｊＶｃｃが投入されるときインバータ論理回路
２の出力ｖｏｕｙを低レベルにしておくものである。
、電ｉ；ｊＶｃｃが投入されるときインバータ論理回路
２の出力ｖｏｕｙを低レベルにしておくものである。
次に第２図の電圧波形図を参照しながら本発明の実施例
回路の動作について説明する。
回路の動作について説明する。
まず電源Ｖｃｃが投入される前、各回路は非動作状態に
あり、ｖｏｕｒはＣ２およびＲ２により、低電圧レベル
にある。
あり、ｖｏｕｒはＣ２およびＲ２により、低電圧レベル
にある。
電源Ｖｃｃが投入されるとＲ１，ＣＩにより定電圧出力
回路ｌの出力電圧ｖｎは電源電圧とともに上昇する。ま
たインバータ論理回路２の閾値電圧Ｖｔも電源電圧Ｖｃ
ｃに比例してと昇する。
回路ｌの出力電圧ｖｎは電源電圧とともに上昇する。ま
たインバータ論理回路２の閾値電圧Ｖｔも電源電圧Ｖｃ
ｃに比例してと昇する。
電源電圧Ｖｃｃが上昇してその電圧値がＱ４〜Ｑｎのそ
れぞれの閾値電圧Ｖｒｎの総和で与えられる電圧に達す
ると、Ｑ４〜Ｑｎがオンする。これ以上に電源電圧が上
昇しても定電圧出力回路１の出力電圧ｖｎは一定（Ｑ４
〜Ｑｎのそれぞれの閾値電圧ＶＴｎの総和電圧）となる
。
れぞれの閾値電圧Ｖｒｎの総和で与えられる電圧に達す
ると、Ｑ４〜Ｑｎがオンする。これ以上に電源電圧が上
昇しても定電圧出力回路１の出力電圧ｖｎは一定（Ｑ４
〜Ｑｎのそれぞれの閾値電圧ＶＴｎの総和電圧）となる
。
さらに電源電圧Ｖｃｃが上昇し、これに伴ってインバー
タ論理回路２のＶＴが上昇して定電圧出力回路ｌの出力
電圧Ｖｎを越すとインバータ論理回路２の出力は反転す
る。すなわちその出力電圧ＶＯｔｌＴは低電圧レベルか
ら高電圧レベルに移行する。このとき出力電圧ＶＯＵＴ
がＱ３の閾値電圧を越えるとＱ３がオンするから、Ｖｎ
は急速に下がる。
タ論理回路２のＶＴが上昇して定電圧出力回路ｌの出力
電圧Ｖｎを越すとインバータ論理回路２の出力は反転す
る。すなわちその出力電圧ＶＯｔｌＴは低電圧レベルか
ら高電圧レベルに移行する。このとき出力電圧ＶＯＵＴ
がＱ３の閾値電圧を越えるとＱ３がオンするから、Ｖｎ
は急速に下がる。
これにより過渡電流を少なくすることができ又、Ｖｎが
ＱｌのＶＬｈより高い時に反転後インバータ論理回路２
に流れるＤＣＴＭ、ｔＩｔをカットすることができるの
で消費電力が簡約できるとともに、反転動作の高速化が
可ｆｌとなる。
ＱｌのＶＬｈより高い時に反転後インバータ論理回路２
に流れるＤＣＴＭ、ｔＩｔをカットすることができるの
で消費電力が簡約できるとともに、反転動作の高速化が
可ｆｌとなる。
このように、本発明の実施例によれば電源電圧Ｖｃｃの
電圧レベルの検出が可能となる。
電圧レベルの検出が可能となる。
なおＱ３のラッチ機能によりインバータ論理回路２の反
転後Ｖｎは強制的にＧＮＤレベルに引っ張られているの
で、電源電圧Ｖｃｃが低下したとじても、ＶＯＬＩＩが
高電圧レベルから低電圧レベルに戻ることはない。
転後Ｖｎは強制的にＧＮＤレベルに引っ張られているの
で、電源電圧Ｖｃｃが低下したとじても、ＶＯＬＩＩが
高電圧レベルから低電圧レベルに戻ることはない。
すなわち第１図の実施例回路は電源Ｖｃｃが上昇して一
定の電圧レベルに達したか否か検出するときに有効であ
る０例えば半導体装置においては各回路に一定の順序で
電源を供給しなければ寄生サイリスタがオンしてラッチ
アップする場合がある。このようなとき本発明の実施例
装置を用いることにより、各回路に電源電圧を供給する
順序を制御すれば効果的である。
定の電圧レベルに達したか否か検出するときに有効であ
る０例えば半導体装置においては各回路に一定の順序で
電源を供給しなければ寄生サイリスタがオンしてラッチ
アップする場合がある。このようなとき本発明の実施例
装置を用いることにより、各回路に電源電圧を供給する
順序を制御すれば効果的である。
なお電源Ｖｃｃが一定の電圧レベル以上になるときだけ
でなく、以下になるときにおいても検出する必要がある
ときには、第１図の実施例回路におけるＱ３を除去すれ
ばよい、この場合には各回路は電源Ｖｃｃが上昇すると
きと丁度逆の動作をすることによりＶｃｃの電圧レベル
を検出することが可能となる。このような回路は１例え
ば電源Ｖｃｃの電圧がある電圧レベル以下になるときバ
ックアップ電源を作動させたり、あるいはバックアップ
状態にデバイスを変化させたりし、電源Ｖｃｃが復帰。
でなく、以下になるときにおいても検出する必要がある
ときには、第１図の実施例回路におけるＱ３を除去すれ
ばよい、この場合には各回路は電源Ｖｃｃが上昇すると
きと丁度逆の動作をすることによりＶｃｃの電圧レベル
を検出することが可能となる。このような回路は１例え
ば電源Ｖｃｃの電圧がある電圧レベル以下になるときバ
ックアップ電源を作動させたり、あるいはバックアップ
状態にデバイスを変化させたりし、電源Ｖｃｃが復帰。
するときバックアップ電源を停止させたり、あるいはデ
バイスのバックアップ状態を解除させたりするときに使
用することができる。
バイスのバックアップ状態を解除させたりするときに使
用することができる。
以上説明したように、本発明によれば簡単な構成により
電源Ｖｃｃの電圧変動を容易に検出することができる。
電源Ｖｃｃの電圧変動を容易に検出することができる。
従って電源電圧レベル変動に伴う弊害を事前に検出する
などして、回路の信頼性の向上を図ることが可能となる
。
などして、回路の信頼性の向上を図ることが可能となる
。
第１図は本発明の実施例に係るレベル検出回路の回路図
、 第２図は第１図の実施例回路の動作を説明するための電
圧波形図である。 （符号の説明） ｌ・・・定電圧出力回路、 ２・・・インバータ論理回路、 Ｑｌ・・・ｐチャネルトランジスタ。 Ｑ２〜Ｑｎ・・・ｎチャネルトランジスタ、Ｒ１，Ｒ２
・・・抵抗。 Ｃ１，Ｃ２・・・容量。
、 第２図は第１図の実施例回路の動作を説明するための電
圧波形図である。 （符号の説明） ｌ・・・定電圧出力回路、 ２・・・インバータ論理回路、 Ｑｌ・・・ｐチャネルトランジスタ。 Ｑ２〜Ｑｎ・・・ｎチャネルトランジスタ、Ｒ１，Ｒ２
・・・抵抗。 Ｃ１，Ｃ２・・・容量。
Claims (1)
- 定電圧出力回路と、入力端子が前記定電圧出力回路の出
力に接続されたインバータ論理回路とによって構成され
、前記インバータ論理回路の高電圧電源端子に入力する
電圧のレベルによって該インバータ論理回路の出力が反
転することにより電圧のレベルを検出することを特徴と
するレベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195886A JPS62209920A (ja) | 1986-03-10 | 1986-03-10 | レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5195886A JPS62209920A (ja) | 1986-03-10 | 1986-03-10 | レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209920A true JPS62209920A (ja) | 1987-09-16 |
Family
ID=12901373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5195886A Pending JPS62209920A (ja) | 1986-03-10 | 1986-03-10 | レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209920A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284433U (ja) * | 1988-12-15 | 1990-06-29 | ||
| EP0479202A2 (en) * | 1990-09-30 | 1992-04-08 | Nec Corporation | Power-on-reset circuit |
| EP0482661A2 (en) * | 1990-10-26 | 1992-04-29 | Nec Corporation | Power-on reset circuit |
| US5166546A (en) * | 1991-01-23 | 1992-11-24 | Siemens Aktiengesellschaft | Integrated circuit for generating a reset signal |
-
1986
- 1986-03-10 JP JP5195886A patent/JPS62209920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284433U (ja) * | 1988-12-15 | 1990-06-29 | ||
| EP0479202A2 (en) * | 1990-09-30 | 1992-04-08 | Nec Corporation | Power-on-reset circuit |
| EP0482661A2 (en) * | 1990-10-26 | 1992-04-29 | Nec Corporation | Power-on reset circuit |
| US5166546A (en) * | 1991-01-23 | 1992-11-24 | Siemens Aktiengesellschaft | Integrated circuit for generating a reset signal |
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