JPH098642A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH098642A JPH098642A JP7156205A JP15620595A JPH098642A JP H098642 A JPH098642 A JP H098642A JP 7156205 A JP7156205 A JP 7156205A JP 15620595 A JP15620595 A JP 15620595A JP H098642 A JPH098642 A JP H098642A
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Abstract
(57)【要約】
【目的】 低電圧用のインバータ回路において、製造工
程を簡略化し、かつ回路設計の余裕度を向上する。 【構成】 Ｐチャネル型ＭＯＳトランジスタＱ１１とＮ
チャネル型ＭＯＳトランジスタＱ１２とを電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓの間に直列接続して構成されたＣＭ
ＯＳ型インバータ（１）と、ＣＭＯＳ型インバータ
（１）の入力電圧Ｖｉｎに応じてＶｃｃまたはＶｓｕｂ
（負の電圧）を出力する電圧変換回路（２）と、電圧変
換回路（２）の出力によって制御されＶｃｃまたはＶｓ
ｕｂ（負の電圧）を択一的に出力するスイッチ回路
（３）とを有し、スイッチ回路（３）の出力によりＮチ
ャネル型ＭＯＳトランジスタＱ１２の基板電圧を制御す
るようにした。
程を簡略化し、かつ回路設計の余裕度を向上する。 【構成】 Ｐチャネル型ＭＯＳトランジスタＱ１１とＮ
チャネル型ＭＯＳトランジスタＱ１２とを電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓの間に直列接続して構成されたＣＭ
ＯＳ型インバータ（１）と、ＣＭＯＳ型インバータ
（１）の入力電圧Ｖｉｎに応じてＶｃｃまたはＶｓｕｂ
（負の電圧）を出力する電圧変換回路（２）と、電圧変
換回路（２）の出力によって制御されＶｃｃまたはＶｓ
ｕｂ（負の電圧）を択一的に出力するスイッチ回路
（３）とを有し、スイッチ回路（３）の出力によりＮチ
ャネル型ＭＯＳトランジスタＱ１２の基板電圧を制御す
るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ回路に関
し、さらに詳しく言えば、電源電圧が１．５Ｖ以下とい
う低電圧デバイスを実現するための基本回路であるイン
バータ回路の改良に関する。
し、さらに詳しく言えば、電源電圧が１．５Ｖ以下とい
う低電圧デバイスを実現するための基本回路であるイン
バータ回路の改良に関する。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭでは、ＭＯＳトラ
ンジスタの微細化及び信頼性確保の観点から、電源電圧
を１．５Ｖ以下に下げる方向にある。かかる低電圧デバ
イスでは、スケーリング則に従ってＭＯＳトランジスタ
の弱反転領域でのソースドレイン間リーク電流を低減す
る必要がある。
ンジスタの微細化及び信頼性確保の観点から、電源電圧
を１．５Ｖ以下に下げる方向にある。かかる低電圧デバ
イスでは、スケーリング則に従ってＭＯＳトランジスタ
の弱反転領域でのソースドレイン間リーク電流を低減す
る必要がある。
【０００３】そのために、デバイスを液体窒素等で冷却
した状態で使用することが提案されているが、冷却装置
が必要なためコストが高いという欠点があった。そこ
で、本願出願人は、リーク電流を低減するために、イン
バータ回路を構成するＭＯＳトランジスタの基板電圧を
入力電圧に応じて変化させるインバータ回路を特願平５
−２３３４８９号において提案した。
した状態で使用することが提案されているが、冷却装置
が必要なためコストが高いという欠点があった。そこ
で、本願出願人は、リーク電流を低減するために、イン
バータ回路を構成するＭＯＳトランジスタの基板電圧を
入力電圧に応じて変化させるインバータ回路を特願平５
−２３３４８９号において提案した。
【０００４】このインバータ回路は、図３に示すよう
に、ＣＭＯＳインバータをＭＯＳトランジスタＱ１，Ｑ
２で構成し、ＣＭＯＳインバータの入力とＱ２の基板の
間に結合容量ＣとＭＯＳトランジスタＱ３を並列に設け
ている。いま、入力電圧ＶｉｎがＱ３のしきい値より高
いときは、Ｑ３はオン状態であり、Ｑ２の基板電圧は０
Ｖ（Ｖｓｓ）に固定される。そして、入力電圧Ｖｉｎが
Ｑ３のしきい値より下がると、Ｑ３はオフ状態となり、
Ｑ２の基板はフローティングになるが、結合容量Ｃによ
って、その基板電圧は負の電圧となる。
に、ＣＭＯＳインバータをＭＯＳトランジスタＱ１，Ｑ
２で構成し、ＣＭＯＳインバータの入力とＱ２の基板の
間に結合容量ＣとＭＯＳトランジスタＱ３を並列に設け
ている。いま、入力電圧ＶｉｎがＱ３のしきい値より高
いときは、Ｑ３はオン状態であり、Ｑ２の基板電圧は０
Ｖ（Ｖｓｓ）に固定される。そして、入力電圧Ｖｉｎが
Ｑ３のしきい値より下がると、Ｑ３はオフ状態となり、
Ｑ２の基板はフローティングになるが、結合容量Ｃによ
って、その基板電圧は負の電圧となる。
【０００５】これにより、Ｑ２のしきい値は基板バイア
ス効果によって上昇するので、ＭＯＳトランジスタＱ２
のサブスレショルド領域でのリーク電流を低減すること
ができる。
ス効果によって上昇するので、ＭＯＳトランジスタＱ２
のサブスレショルド領域でのリーク電流を低減すること
ができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
インバータ回路では、ＭＯＳトランジスタＱ１，Ｑ２，
Ｑ３のしきい値電圧を例えば、−０．６Ｖ，＋０．１
Ｖ，＋０．６Ｖというように、それぞれ異なる値に設定
しなければならず、イオン注入の製造工程が多いという
問題があった。また、リーク電流を抑止するには、しき
い値電圧の厳密な設定が必要であり、回路設計上の余裕
度も少ないという問題もあった。
インバータ回路では、ＭＯＳトランジスタＱ１，Ｑ２，
Ｑ３のしきい値電圧を例えば、−０．６Ｖ，＋０．１
Ｖ，＋０．６Ｖというように、それぞれ異なる値に設定
しなければならず、イオン注入の製造工程が多いという
問題があった。また、リーク電流を抑止するには、しき
い値電圧の厳密な設定が必要であり、回路設計上の余裕
度も少ないという問題もあった。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示すように、Ｐチャネル型ＭＯＳ
トランジスタＱ１１とＮチャネル型ＭＯＳトランジスタ
Ｑ１２とを電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に直列
接続して構成されたＣＭＯＳ型インバータ（１）と、Ｃ
ＭＯＳ型インバータ（１）の入力電圧Ｖｉｎに応じてＶ
ｃｃまたはＶｓｕｂ（負の電圧）を出力する電圧変換回
路（２）と、電圧変換回路（２）の出力によって制御さ
れＶｃｃまたはＶｓｕｂ（負の電圧）を択一的に出力す
るスイッチ回路（３）とを有し、スイッチ回路（３）の
出力によりＮチャネル型ＭＯＳトランジスタＱ１２の基
板電圧を制御するようにした。
に、本発明は、図１に示すように、Ｐチャネル型ＭＯＳ
トランジスタＱ１１とＮチャネル型ＭＯＳトランジスタ
Ｑ１２とを電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に直列
接続して構成されたＣＭＯＳ型インバータ（１）と、Ｃ
ＭＯＳ型インバータ（１）の入力電圧Ｖｉｎに応じてＶ
ｃｃまたはＶｓｕｂ（負の電圧）を出力する電圧変換回
路（２）と、電圧変換回路（２）の出力によって制御さ
れＶｃｃまたはＶｓｕｂ（負の電圧）を択一的に出力す
るスイッチ回路（３）とを有し、スイッチ回路（３）の
出力によりＮチャネル型ＭＯＳトランジスタＱ１２の基
板電圧を制御するようにした。
【０００８】
【作用】上記の手段によれば、入力電圧Ｖｉｎがハイレ
ベルのときは、電圧変換回路（２）はＶｃｃを出力し、
これを受けてスイッチ回路（３）はＶｓｓ（０Ｖ）を出
力し、Ｎチャネル型ＭＯＳトランジスタＱ１２の基板電
圧はＶｓｓに設定される。このとき、Ｑ１２のしきい値
は例えば０．１Ｖという低い値を示す。また、Ｑ１２は
オン状態なので、リーク電流は問題にならない。
ベルのときは、電圧変換回路（２）はＶｃｃを出力し、
これを受けてスイッチ回路（３）はＶｓｓ（０Ｖ）を出
力し、Ｎチャネル型ＭＯＳトランジスタＱ１２の基板電
圧はＶｓｓに設定される。このとき、Ｑ１２のしきい値
は例えば０．１Ｖという低い値を示す。また、Ｑ１２は
オン状態なので、リーク電流は問題にならない。
【０００９】一方、入力電圧Ｖｉｎがロウレベルのとき
は、電圧変換回路（２）は負電圧Ｖｓｕｂ（例えば−
０．６Ｖ）を出力し、これを受けてスイッチ回路（３）
は負電圧Ｖｓｕｂを出力し、Ｎチャネル型ＭＯＳトラン
ジスタＱ１２の基板電圧はＶｓｕｂに設定される。これ
により、Ｑ１２のしきい値は、バックゲートバイアス効
果により上昇し（例えば＋０．６Ｖ）、リーク電流を極
力抑止することができる。
は、電圧変換回路（２）は負電圧Ｖｓｕｂ（例えば−
０．６Ｖ）を出力し、これを受けてスイッチ回路（３）
は負電圧Ｖｓｕｂを出力し、Ｎチャネル型ＭＯＳトラン
ジスタＱ１２の基板電圧はＶｓｕｂに設定される。これ
により、Ｑ１２のしきい値は、バックゲートバイアス効
果により上昇し（例えば＋０．６Ｖ）、リーク電流を極
力抑止することができる。
【００１０】
【実施例】以下で、本発明の実施例を図面を参照しなが
ら説明する。第１の実施例は、図１に示すように、Ｐチ
ャネル型ＭＯＳトランジスタＱ１１とＮチャネル型ＭＯ
ＳトランジスタＱ１２とを電源電圧Ｖｃｃと接地電圧Ｖ
ｓｓの間に直列接続してＭＯＳ型インバータ（１）を構
成し、電圧変換回路（２）の出力によって制御されたス
イッチ回路（３）の出力によりＮチャネル型ＭＯＳトラ
ンジスタＱ１２の基板電圧を制御するようにした。
ら説明する。第１の実施例は、図１に示すように、Ｐチ
ャネル型ＭＯＳトランジスタＱ１１とＮチャネル型ＭＯ
ＳトランジスタＱ１２とを電源電圧Ｖｃｃと接地電圧Ｖ
ｓｓの間に直列接続してＭＯＳ型インバータ（１）を構
成し、電圧変換回路（２）の出力によって制御されたス
イッチ回路（３）の出力によりＮチャネル型ＭＯＳトラ
ンジスタＱ１２の基板電圧を制御するようにした。
【００１１】電圧変換回路（２）は、ＣＭＯＳインバー
タ（１）の入力電圧Ｖｉｎを電圧変換するための回路で
あって、Ｐチャネル型ＭＯＳトランジスタＱ１３のゲー
トに入力電圧Ｖｉｎが印加され、Ｎチャネル型ＭＯＳト
ランジスタＱ１４のゲートに出力電圧Ｖｏｕｔが印加さ
れ、Ｎチャネル型ＭＯＳトランジスタＱ１５，１６がク
ロス接続され、その共通のソースが負電圧Ｖｓｕｂに接
続されている。
タ（１）の入力電圧Ｖｉｎを電圧変換するための回路で
あって、Ｐチャネル型ＭＯＳトランジスタＱ１３のゲー
トに入力電圧Ｖｉｎが印加され、Ｎチャネル型ＭＯＳト
ランジスタＱ１４のゲートに出力電圧Ｖｏｕｔが印加さ
れ、Ｎチャネル型ＭＯＳトランジスタＱ１５，１６がク
ロス接続され、その共通のソースが負電圧Ｖｓｕｂに接
続されている。
【００１２】スイッチ回路（３）は、Ｐチャネル型ＭＯ
ＳトランジスタＱ１７とＮチャネル型ＭＯＳトランジス
タＱ１８とで構成され、それぞれのゲートに電圧変換回
路（２）の出力Ｖｄが印加されており、その出力Ｖｄに
応じて、ＶｓｓまたはＶｓｕｂがＮチャネル型ＭＯＳト
ランジスタＱ１２の基板に印加される。いま、入力電圧
Ｖｉｎがハイレベル（Ｖｃｃ）のとき、出力電圧は０Ｖ
であり、電圧変換回路（２）において、Ｑ１４，Ｑ１５
がオンし、Ｑ１３，Ｑ１６がオフするので、その出力Ｖ
ｄはＶｃｃとなり、これを受けてスイッチ回路（３）の
Ｑ１７がオフ、Ｑ１８がオンするので、スイッチ回路
（３）はＶｓｓ（０Ｖ）のレベルをＱ１２の基板に供給
する。これにより、Ｑ１２にはバックゲートバイアスが
かからず、そのしきい値は例えば０．１Ｖという低い値
を示す。また、Ｑ１２はオン状態なので、リーク電流は
問題にならない。
ＳトランジスタＱ１７とＮチャネル型ＭＯＳトランジス
タＱ１８とで構成され、それぞれのゲートに電圧変換回
路（２）の出力Ｖｄが印加されており、その出力Ｖｄに
応じて、ＶｓｓまたはＶｓｕｂがＮチャネル型ＭＯＳト
ランジスタＱ１２の基板に印加される。いま、入力電圧
Ｖｉｎがハイレベル（Ｖｃｃ）のとき、出力電圧は０Ｖ
であり、電圧変換回路（２）において、Ｑ１４，Ｑ１５
がオンし、Ｑ１３，Ｑ１６がオフするので、その出力Ｖ
ｄはＶｃｃとなり、これを受けてスイッチ回路（３）の
Ｑ１７がオフ、Ｑ１８がオンするので、スイッチ回路
（３）はＶｓｓ（０Ｖ）のレベルをＱ１２の基板に供給
する。これにより、Ｑ１２にはバックゲートバイアスが
かからず、そのしきい値は例えば０．１Ｖという低い値
を示す。また、Ｑ１２はオン状態なので、リーク電流は
問題にならない。
【００１３】一方、入力電Ｖｉｎがロウレベル（０Ｖ）
のときは、出力電圧はＶｃｃであり、電圧変換回路
（２）において、Ｑ１４，Ｑ１５がオフし、Ｑ１３，Ｑ
１６がオンするので、その出力Ｖｄは負電圧Ｖｓｕｂと
なり、これを受けてスイッチ回路（３）のＱ１７がオ
ン、Ｑ１８がオフするので、スイッチ回路（３）は負電
圧Ｖｓｕｂ（例えば、−０．６Ｖ）のレベルをＱ１２の
基板に供給する。これにより、Ｑ１２のしきい値は、バ
ックゲートバイアス効果により上昇し（例えば＋０．６
Ｖ）、リーク電流を極力抑止することができる。
のときは、出力電圧はＶｃｃであり、電圧変換回路
（２）において、Ｑ１４，Ｑ１５がオフし、Ｑ１３，Ｑ
１６がオンするので、その出力Ｖｄは負電圧Ｖｓｕｂと
なり、これを受けてスイッチ回路（３）のＱ１７がオ
ン、Ｑ１８がオフするので、スイッチ回路（３）は負電
圧Ｖｓｕｂ（例えば、−０．６Ｖ）のレベルをＱ１２の
基板に供給する。これにより、Ｑ１２のしきい値は、バ
ックゲートバイアス効果により上昇し（例えば＋０．６
Ｖ）、リーク電流を極力抑止することができる。
【００１４】上記の電圧変換回路（２）およびスイッチ
回路（３）は、通常のＰチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタで構成でき、従来例
が３種類のしきい値を必要としていたのに対し、２種類
のしきい値で構成することができ、また、回路設計上の
余裕度も向上する。第２の実施例は、スイッチ回路
（３）をＮチャネル型ＭＯＳトランジスタＱ１９，２０
で構成し、Ｑ１９のゲートにはＱ１３，Ｑ１５の接続点
から取り出した出力Ｖｄ1を印加し、Ｑ２０のゲートに
はＱ１４，Ｑ１６の接続点から取り出した出力Ｖｄ2を
印加した点が第２の実施例と異なる。動作については、
第１の実施例と同様なので説明は省略する。
回路（３）は、通常のＰチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタで構成でき、従来例
が３種類のしきい値を必要としていたのに対し、２種類
のしきい値で構成することができ、また、回路設計上の
余裕度も向上する。第２の実施例は、スイッチ回路
（３）をＮチャネル型ＭＯＳトランジスタＱ１９，２０
で構成し、Ｑ１９のゲートにはＱ１３，Ｑ１５の接続点
から取り出した出力Ｖｄ1を印加し、Ｑ２０のゲートに
はＱ１４，Ｑ１６の接続点から取り出した出力Ｖｄ2を
印加した点が第２の実施例と異なる。動作については、
第１の実施例と同様なので説明は省略する。
【００１５】また、上記実施例では、インバータ回路
（１）のＮチャネル型ＭＯＳトランジスタＱ１２のリー
ク電流を抑止するものであるが、同様に、Ｐチャネル型
ＭＯＳトランジスタＱ１１の基板電圧を制御する電圧変
換回路およびスイッチ回路を設けることも可能である。
（１）のＮチャネル型ＭＯＳトランジスタＱ１２のリー
ク電流を抑止するものであるが、同様に、Ｐチャネル型
ＭＯＳトランジスタＱ１１の基板電圧を制御する電圧変
換回路およびスイッチ回路を設けることも可能である。
【００１６】
【発明の効果】以上説明したように、本発明のインバー
タ回路によれば、ＣＭＯＳ型インバータ（１）の入力電
圧Ｖｉｎに応じてＶｃｃまたはＶｓｕｂ（負の電圧）を
出力する電圧変換回路（２）と、その出力によって制御
されたスイッチ回路（３）とを有し、スイッチ回路
（３）の出力によりＮチャネル型ＭＯＳトランジスタＱ
１２の基板電圧を制御しているので、Ｎチャネル型ＭＯ
Ｓトランジスタのサブスレショルド領域のリーク電流を
大幅に減少することができ、１．５Ｖ以下の低電圧デバ
イスを実現することができる。
タ回路によれば、ＣＭＯＳ型インバータ（１）の入力電
圧Ｖｉｎに応じてＶｃｃまたはＶｓｕｂ（負の電圧）を
出力する電圧変換回路（２）と、その出力によって制御
されたスイッチ回路（３）とを有し、スイッチ回路
（３）の出力によりＮチャネル型ＭＯＳトランジスタＱ
１２の基板電圧を制御しているので、Ｎチャネル型ＭＯ
Ｓトランジスタのサブスレショルド領域のリーク電流を
大幅に減少することができ、１．５Ｖ以下の低電圧デバ
イスを実現することができる。
【００１７】また、本発明のインバータ回路は、２種類
のしきい値で回路を構成することができ、従来に比して
イオン注入工程を減らせるとともに、回路設計上の余裕
度の向上する利点を有する。
のしきい値で回路を構成することができ、従来に比して
イオン注入工程を減らせるとともに、回路設計上の余裕
度の向上する利点を有する。
【図１】本発明の第１の実施例に係るインバータ回路を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例に係るインバータ回路を
示す回路図である。
示す回路図である。
【図３】従来例に係るインバータ回路を示す回路図であ
る。
る。
Claims (2)
- 【請求項１】 一導電型ＭＯＳトランジスタと逆導電型
ＭＯＳトランジスタとを第１の電圧と第２の電圧の間に
直列接続して構成されたＣＭＯＳ型インバータと、前記
ＣＭＯＳ型インバータの入力電圧に応じて第１の電圧ま
たは第３の電圧を出力する電圧変換回路と、前記電圧変
換回路の出力によって制御され第１の電圧または第３の
電圧を択一的に出力するスイッチ回路とを有し、前記ス
イッチ回路の出力により前記ＭＯＳトランジスタの基板
電圧を制御することを特徴とするインバータ回路。 - 【請求項２】 前記スイッチ回路が一対のＭＯＳトラン
ジスタで構成されていることを特徴とする請求項１記載
のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156205A JPH098642A (ja) | 1995-06-22 | 1995-06-22 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156205A JPH098642A (ja) | 1995-06-22 | 1995-06-22 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098642A true JPH098642A (ja) | 1997-01-10 |
Family
ID=15622670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156205A Pending JPH098642A (ja) | 1995-06-22 | 1995-06-22 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098642A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285213B1 (en) | 1997-11-19 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| KR100336236B1 (ko) * | 1997-11-19 | 2002-06-20 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
| US7005911B1 (en) * | 2003-04-04 | 2006-02-28 | Xilinx, Inc. | Power multiplexer and switch with adjustable well bias for gate breakdown and well protection |
| CN100388603C (zh) * | 2004-12-20 | 2008-05-14 | 友达光电股份有限公司 | 内建于面板上的直流-直流转换器 |
-
1995
- 1995-06-22 JP JP7156205A patent/JPH098642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285213B1 (en) | 1997-11-19 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| KR100336236B1 (ko) * | 1997-11-19 | 2002-06-20 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
| US7005911B1 (en) * | 2003-04-04 | 2006-02-28 | Xilinx, Inc. | Power multiplexer and switch with adjustable well bias for gate breakdown and well protection |
| CN100388603C (zh) * | 2004-12-20 | 2008-05-14 | 友达光电股份有限公司 | 内建于面板上的直流-直流转换器 |
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