JP3118071B2 - レベル変換回路 - Google Patents
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- JP3118071B2 JP3118071B2 JP04089803A JP8980392A JP3118071B2 JP 3118071 B2 JP3118071 B2 JP 3118071B2 JP 04089803 A JP04089803 A JP 04089803A JP 8980392 A JP8980392 A JP 8980392A JP 3118071 B2 JP3118071 B2 JP 3118071B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Description
【０００１】
【産業上の利用分野】本発明は、モノリシックに集積さ
れているレベル変換回路に関する。
れているレベル変換回路に関する。
【０００２】
【従来の技術】最近のマイクロエレクトロニクスでは、
チップ内部で相い異なる供給電圧および信号レベルで動
作する種々の半導体技術が存在する。これらは“オン‐
チップ”でレベル変換回路により発生可能である。
チップ内部で相い異なる供給電圧および信号レベルで動
作する種々の半導体技術が存在する。これらは“オン‐
チップ”でレベル変換回路により発生可能である。
【０００３】ドイツ連邦共和国特許出願公開第３７２９
９２５号公報からＣＭＯＳ技術のモノリシック集積レベ
ル変換回路が知られている。これが（約１μｍまでの）
小さい構造で製造されていると、６ないし１０Ｖよりも
大きい電位差が生じているｎチャネル‐トランジスタに
おいてホットキャリアという公知の問題が生ずる（“熱
い電子”、ターレツキ（H.Terletzki)、リッシュ（L.Ri
sch)著「ホット・キャリアの減少のためのデュアルゲー
トインバータの作動条件」ＥＳＳＤＥＲＣ８６、第１９
１頁以降をも参照）。このことはｎチャネル‐トランジ
スタなかでカットオフ電圧Ｖthの上昇およびドレイン‐
ソース間電流ｉdsの低下のような望ましくない劣化減少
に通ずる。相応のことがｐチャネル‐トランジスタにも
当てはまる（“熱い正孔”）。
９２５号公報からＣＭＯＳ技術のモノリシック集積レベ
ル変換回路が知られている。これが（約１μｍまでの）
小さい構造で製造されていると、６ないし１０Ｖよりも
大きい電位差が生じているｎチャネル‐トランジスタに
おいてホットキャリアという公知の問題が生ずる（“熱
い電子”、ターレツキ（H.Terletzki)、リッシュ（L.Ri
sch)著「ホット・キャリアの減少のためのデュアルゲー
トインバータの作動条件」ＥＳＳＤＥＲＣ８６、第１９
１頁以降をも参照）。このことはｎチャネル‐トランジ
スタなかでカットオフ電圧Ｖthの上昇およびドレイン‐
ソース間電流ｉdsの低下のような望ましくない劣化減少
に通ずる。相応のことがｐチャネル‐トランジスタにも
当てはまる（“熱い正孔”）。
【０００４】ドイツ連邦共和国特許出願公開第 A 37330
46号明細書から、この作用を回避するために、ゲートで
一定の電位と接続されているそれぞれ同一のチャネル形
式の別のトランジスタを設けることが知られている。
46号明細書から、この作用を回避するために、ゲートで
一定の電位と接続されているそれぞれ同一のチャネル形
式の別のトランジスタを設けることが知られている。
【０００５】現在、ＭＯＳトランジスタのゲートに対す
る誘電体としてできるかぎりわずかな厚み、たとえば２
５ｎｍおよびそれ以下の厚みの誘電体を使用することも
一般に行われている。その際、作動中にゲートとチャネ
ル範囲との間に高い電界が生ずる。このことはゲート誘
電体の望ましくないブレークスルーに、従ってまた当該
のトランジスタの破壊に通じ得る。
る誘電体としてできるかぎりわずかな厚み、たとえば２
５ｎｍおよびそれ以下の厚みの誘電体を使用することも
一般に行われている。その際、作動中にゲートとチャネ
ル範囲との間に高い電界が生ずる。このことはゲート誘
電体の望ましくないブレークスルーに、従ってまた当該
のトランジスタの破壊に通じ得る。
【０００６】
【発明が解決しようとする課題】本発明の課題は、モノ
リシックに集積されているレベル変換回路であって、こ
のような電気的ストレスに対して敏感でなく、すなわち
比較的高い電圧の応用の際にも熱い電子および熱い正孔
の生起ならびにゲート‐ブレークスルーの危険が十分に
払拭されているレベル変換回路を提供することである。
リシックに集積されているレベル変換回路であって、こ
のような電気的ストレスに対して敏感でなく、すなわち
比較的高い電圧の応用の際にも熱い電子および熱い正孔
の生起ならびにゲート‐ブレークスルーの危険が十分に
払拭されているレベル変換回路を提供することである。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
れば、冒頭に記載した種類のレベル変換回路において請
求項１の特徴により解決される。有利な実施態様は請求
項２以下にあげられている。
れば、冒頭に記載した種類のレベル変換回路において請
求項１の特徴により解決される。有利な実施態様は請求
項２以下にあげられている。
【０００８】
【実施例】本発明を以下に図面により一層詳細に説明す
る。
る。
【０００９】図１による本発明によるレベル変換回路の
実施例はｎチャネル形式のトランジスタＴ１、Ｔ２を有
する第１のトランジスタ対ＴＰ１を有しており、それら
のソースは第１の電位ＶＳＳ０と接続されている。一方
のトランジスタＴ１のゲートに作動中に、一方の信号レ
ベル、たとえば低レベルは第１の電位ＶＳＳ０を有し、
また他方の信号レベル（たとえば高レベル）は第２の電
位ＶＤＤ０を有する入力信号Ａが与えられ得る。第１の
電位ＶＳＳ０の値は０Ｖであってよく（一般に接地と呼
ばれる）、第２の電位ＶＤＤ０の値はたとえば３Ｖであ
ってよい。他方のトランジスタＴ２のゲートには作動中
に入力信号Ａに対して相補性の入力信号バーＡが与えら
れ得る。
実施例はｎチャネル形式のトランジスタＴ１、Ｔ２を有
する第１のトランジスタ対ＴＰ１を有しており、それら
のソースは第１の電位ＶＳＳ０と接続されている。一方
のトランジスタＴ１のゲートに作動中に、一方の信号レ
ベル、たとえば低レベルは第１の電位ＶＳＳ０を有し、
また他方の信号レベル（たとえば高レベル）は第２の電
位ＶＤＤ０を有する入力信号Ａが与えられ得る。第１の
電位ＶＳＳ０の値は０Ｖであってよく（一般に接地と呼
ばれる）、第２の電位ＶＤＤ０の値はたとえば３Ｖであ
ってよい。他方のトランジスタＴ２のゲートには作動中
に入力信号Ａに対して相補性の入力信号バーＡが与えら
れ得る。
【００１０】レベル変換回路はさらに同じくｎチャネル
形式のトランジスタＴｎを有する第２のトランジスタ対
ＴＰ２を含んでいる。第１のトランジスタ対ＴＰ１のト
ランジスタＴ１、Ｔ２のドレインはそれぞれ第２のトラ
ンジスタ対ＴＰ２の付属のトランジスタＴｎのソースと
接続されている。第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのゲートは第２の電位ＶＤＤ０と接続されて
いる。
形式のトランジスタＴｎを有する第２のトランジスタ対
ＴＰ２を含んでいる。第１のトランジスタ対ＴＰ１のト
ランジスタＴ１、Ｔ２のドレインはそれぞれ第２のトラ
ンジスタ対ＴＰ２の付属のトランジスタＴｎのソースと
接続されている。第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのゲートは第２の電位ＶＤＤ０と接続されて
いる。
【００１１】さらにレベル変換回路はトランジスタＴ
５、Ｔ６を有する第３のトランジスタ対ＴＰ３およびト
ランジスタＴ３、Ｔ４を有する第４のトランジスタ対Ｔ
Ｐ４を含んでいる。これらのトランジスタ（Ｔ３ないし
Ｔ６）はｎチャネル形式である。第３および第４のトラ
ンジスタ対ＴＰ３、ＴＰ４のトランジスタＴ５およびＴ
３はそれらのチャネル経路で互いに直列に接続されてい
る。相応に第３および第４のトランジスタ対ＴＰ３、Ｔ
Ｐ４のトランジスタＴ６およびＴ４は同じくそれらのチ
ャネル経路で互いに直列に接続されている。その際に第
４のトランジスタ対ＴＰ４のトランジスタＴ３、Ｔ４の
ドレインに（相応に第３のトランジスタ対ＴＰ３のトラ
ンジスタＴ５、Ｔ６のソースに）レベル変換回路の出力
信号Ｂ、バーＢに対する第１および第２の回路節点１、
２が生ずる。出力信号Ｂ、バーＢは互いに相補性であ
る。第４のトランジスタ対ＴＰ４の一方のトランジスタ
Ｔ３のゲートは第４のトランジスタ対ＴＰ４の他方のト
ランジスタＴ４のドレインと接続されている。相応に第
４のトランジスタ対ＴＰ４のゲートは第４のトランジス
タ対ＴＰ４の一方のトランジスタＴ３のドレインと接続
されている。第４のトランジスタ対ＴＰ４のトランジス
タＴ３、Ｔ４のゲートおよびドレインは互いに交叉して
も接続されており、またこうして両回路節点２、１のそ
れぞれ１つとも第３のトランジスタ対ＴＰ３のトランジ
スタＴ６、Ｔ５のそれぞれ１つのソースとも接続されて
いる。第４のトランジスタ対ＴＰ４のトランジスタＴ
３、Ｔ４のソースは第３の電位ＶＤＤ１と接続されてい
る。第３のトランジスタ対ＴＰ３のトランジスタＴ５、
Ｔ６のドレインは第２の電位ＶＤＤ０と接続されてお
り、またこうして第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのゲートとも接続されている。
５、Ｔ６を有する第３のトランジスタ対ＴＰ３およびト
ランジスタＴ３、Ｔ４を有する第４のトランジスタ対Ｔ
Ｐ４を含んでいる。これらのトランジスタ（Ｔ３ないし
Ｔ６）はｎチャネル形式である。第３および第４のトラ
ンジスタ対ＴＰ３、ＴＰ４のトランジスタＴ５およびＴ
３はそれらのチャネル経路で互いに直列に接続されてい
る。相応に第３および第４のトランジスタ対ＴＰ３、Ｔ
Ｐ４のトランジスタＴ６およびＴ４は同じくそれらのチ
ャネル経路で互いに直列に接続されている。その際に第
４のトランジスタ対ＴＰ４のトランジスタＴ３、Ｔ４の
ドレインに（相応に第３のトランジスタ対ＴＰ３のトラ
ンジスタＴ５、Ｔ６のソースに）レベル変換回路の出力
信号Ｂ、バーＢに対する第１および第２の回路節点１、
２が生ずる。出力信号Ｂ、バーＢは互いに相補性であ
る。第４のトランジスタ対ＴＰ４の一方のトランジスタ
Ｔ３のゲートは第４のトランジスタ対ＴＰ４の他方のト
ランジスタＴ４のドレインと接続されている。相応に第
４のトランジスタ対ＴＰ４のゲートは第４のトランジス
タ対ＴＰ４の一方のトランジスタＴ３のドレインと接続
されている。第４のトランジスタ対ＴＰ４のトランジス
タＴ３、Ｔ４のゲートおよびドレインは互いに交叉して
も接続されており、またこうして両回路節点２、１のそ
れぞれ１つとも第３のトランジスタ対ＴＰ３のトランジ
スタＴ６、Ｔ５のそれぞれ１つのソースとも接続されて
いる。第４のトランジスタ対ＴＰ４のトランジスタＴ
３、Ｔ４のソースは第３の電位ＶＤＤ１と接続されてい
る。第３のトランジスタ対ＴＰ３のトランジスタＴ５、
Ｔ６のドレインは第２の電位ＶＤＤ０と接続されてお
り、またこうして第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのゲートとも接続されている。
【００１２】さらにレベル変換回路は２つのトランジス
タＴｐ（Ｔｐ５）またはトランジスタＴ７、Ｔ８（ＴＰ
６）を有する第５および第６のトランジスタ対ＴＰ５、
ＴＰ６を含んでいる。第５のトランジスタ対ＴＰ５のそ
れぞれ１つのトランジスタＴｐおよび第６のトランジス
タ対ＴＰ６の１つのトランジスタＴ７またはＴ８はそれ
らのチャネル経路で互いに直列に接続されている。第５
のトランジスタ対ＴＰ５のトランジスタＴｐの各１つは
そのドレインで第３のトランジスタ対ＴＰ３の両トラン
ジスタＴ５、Ｔ６の１つ（Ｔ５またはＴ６）のゲート
と，またこうして第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのそれぞれ１つのドレイン端子とも接続され
ている。第５のトランジスタ対ＴＰ５の両トランジスタ
Ｔｐのゲートは第２の電位ＶＤＤ０と接続されている。
第６のトランジスタ対ＴＰ６の一方のトランジスタＴ７
のゲートは第２の回路節点２と接続されており、またこ
うして第４のトランジスタ対ＴＰ４のトランジスタＴ３
のゲート端子とも接続されている。それはさらに第６の
トランジスタ対ＴＰ６の他方のトランジスタＴ８のソー
スと接続されている。相応に第６のトランジスタ対ＴＰ
６の他方のトランジスタＴ８のゲートは第１の回路節点
１と接続されており、またこうして第４のトランジスタ
対ＴＰ４のトランジスタＴ４のゲート端子とも接続され
ている。それは同じく第６のトランジスタ対ＴＰ６の一
方のトランジスタＴ７のソースと接続されている。第６
のトランジスタ対ＴＰ６のトランジスタＴ７、Ｔ８のゲ
ートおよびソースはそれぞれ交叉して互いにも接続され
ている。
タＴｐ（Ｔｐ５）またはトランジスタＴ７、Ｔ８（ＴＰ
６）を有する第５および第６のトランジスタ対ＴＰ５、
ＴＰ６を含んでいる。第５のトランジスタ対ＴＰ５のそ
れぞれ１つのトランジスタＴｐおよび第６のトランジス
タ対ＴＰ６の１つのトランジスタＴ７またはＴ８はそれ
らのチャネル経路で互いに直列に接続されている。第５
のトランジスタ対ＴＰ５のトランジスタＴｐの各１つは
そのドレインで第３のトランジスタ対ＴＰ３の両トラン
ジスタＴ５、Ｔ６の１つ（Ｔ５またはＴ６）のゲート
と，またこうして第２のトランジスタ対ＴＰ２のトラン
ジスタＴｎのそれぞれ１つのドレイン端子とも接続され
ている。第５のトランジスタ対ＴＰ５の両トランジスタ
Ｔｐのゲートは第２の電位ＶＤＤ０と接続されている。
第６のトランジスタ対ＴＰ６の一方のトランジスタＴ７
のゲートは第２の回路節点２と接続されており、またこ
うして第４のトランジスタ対ＴＰ４のトランジスタＴ３
のゲート端子とも接続されている。それはさらに第６の
トランジスタ対ＴＰ６の他方のトランジスタＴ８のソー
スと接続されている。相応に第６のトランジスタ対ＴＰ
６の他方のトランジスタＴ８のゲートは第１の回路節点
１と接続されており、またこうして第４のトランジスタ
対ＴＰ４のトランジスタＴ４のゲート端子とも接続され
ている。それは同じく第６のトランジスタ対ＴＰ６の一
方のトランジスタＴ７のソースと接続されている。第６
のトランジスタ対ＴＰ６のトランジスタＴ７、Ｔ８のゲ
ートおよびソースはそれぞれ交叉して互いにも接続され
ている。
【００１３】図１による実施例では前二者のトランジス
タ対ＴＰ１、ＴＰ２のトランジスタＴ１、Ｔ２、Ｔｎは
ｎチャネル形式である。相応に第３ないし第６のトラン
ジスタ対ＴＰ３ないしＴＰ６のトランジスタＴ３ないし
Ｔ８およびＴｐはｐチャネル形式である。その際に、第
２の電位ＶＤＤ０が第１の電位ＶＳＳ０よりも正であ
り、また第３の電位ＶＤＤ１よりも負であることは有利
である。
タ対ＴＰ１、ＴＰ２のトランジスタＴ１、Ｔ２、Ｔｎは
ｎチャネル形式である。相応に第３ないし第６のトラン
ジスタ対ＴＰ３ないしＴＰ６のトランジスタＴ３ないし
Ｔ８およびＴｐはｐチャネル形式である。その際に、第
２の電位ＶＤＤ０が第１の電位ＶＳＳ０よりも正であ
り、また第３の電位ＶＤＤ１よりも負であることは有利
である。
【００１４】以下に図１に示されているレベル変換回路
の実施例の機能を図２に示されている入力信号Ａ、バー
Ａおよび出力信号Ｂ、バーＢの信号経過をも参照して説
明する。その際に３つの電位ＶＳＳ０、ＶＤＤ０および
ＶＤＤ１に対してたとえば次の値、すなわち第１の電位
ＶＳＳ０＝０Ｖ、第２の電位ＶＤＤ０＝３Ｖ、第３の電
位ＶＤＤ１＝８Ｖがとられる。
の実施例の機能を図２に示されている入力信号Ａ、バー
Ａおよび出力信号Ｂ、バーＢの信号経過をも参照して説
明する。その際に３つの電位ＶＳＳ０、ＶＤＤ０および
ＶＤＤ１に対してたとえば次の値、すなわち第１の電位
ＶＳＳ０＝０Ｖ、第２の電位ＶＤＤ０＝３Ｖ、第３の電
位ＶＤＤ１＝８Ｖがとられる。
【００１５】第１の時点ｔ１までは一方の入力信号Ａは
第１の電位ＶＳＳ０＝０Ｖの低い値を有し、また相応に
他方の入力信号バーＡは第２の電位ＶＤＤ０＝３Ｖの高
い値を有する。第１のトランジスタ対ＴＰ１のトランジ
スタＴ１は遮断状態にある。レベル変換回路の下記のト
ランジスタ、すなわち第１のトランジスタ対ＴＰ１のト
ランジスタＴ２、これと接続されている第２のトランジ
スタ対ＴＰ２のトランジスタＴｎおよび第３のトランジ
スタ対ＴＰ３のトランジスタＴ６は導通状態にされてい
る。第３のトランジスタ対ＴＰ３のトランジスタＴ６と
第２の電位ＶＤＤ０＝３Ｖとの接続のゆえに第２の回路
節点２は第２の電位ＶＤＤ０＝３Ｖの値をとる。これは
第１の出力信号Ｂの低レベルに相応する。それによって
第４のトランジスタ対ＴＰ４の第３のトランジスタＴ３
が導通状態にされ、第１の回路節点１、従ってまた一方
の出力信号Ｂに対して相補性の他方の出力信号バーＢも
第３の電位ＶＤＤ１＝８Ｖの値をとり、これは他方の出
力信号バーＢの高レベル変換回路に相応する。
第１の電位ＶＳＳ０＝０Ｖの低い値を有し、また相応に
他方の入力信号バーＡは第２の電位ＶＤＤ０＝３Ｖの高
い値を有する。第１のトランジスタ対ＴＰ１のトランジ
スタＴ１は遮断状態にある。レベル変換回路の下記のト
ランジスタ、すなわち第１のトランジスタ対ＴＰ１のト
ランジスタＴ２、これと接続されている第２のトランジ
スタ対ＴＰ２のトランジスタＴｎおよび第３のトランジ
スタ対ＴＰ３のトランジスタＴ６は導通状態にされてい
る。第３のトランジスタ対ＴＰ３のトランジスタＴ６と
第２の電位ＶＤＤ０＝３Ｖとの接続のゆえに第２の回路
節点２は第２の電位ＶＤＤ０＝３Ｖの値をとる。これは
第１の出力信号Ｂの低レベルに相応する。それによって
第４のトランジスタ対ＴＰ４の第３のトランジスタＴ３
が導通状態にされ、第１の回路節点１、従ってまた一方
の出力信号Ｂに対して相補性の他方の出力信号バーＢも
第３の電位ＶＤＤ１＝８Ｖの値をとり、これは他方の出
力信号バーＢの高レベル変換回路に相応する。
【００１６】その結果、下記のトランジスタ、すなわち
第４のトランジスタ対ＴＰ４のトランジスタＴ４、第６
のトランジスタ対ＴＰ６のトランジスタＴ８、これと接
続されている第５のトランジスタ対ＴＰ５のトランジス
タＴｐは遮断状態となる。。他方において第６のトラン
ジスタ対ＴＰ６のトランジスタＴ７、従ってまたこれと
接続されている第５のトランジスタ対ＴＰ５のトランジ
スタＴｐも導通状態にある。従って、第３のトランジス
タ対ＴＰ３のトランジスタＴ５のゲートには第３の電位
ＶＤＤ１＝８Ｖがかかっており、それによってこのトラ
ンジスタＴ５は遮断状態にある。
第４のトランジスタ対ＴＰ４のトランジスタＴ４、第６
のトランジスタ対ＴＰ６のトランジスタＴ８、これと接
続されている第５のトランジスタ対ＴＰ５のトランジス
タＴｐは遮断状態となる。。他方において第６のトラン
ジスタ対ＴＰ６のトランジスタＴ７、従ってまたこれと
接続されている第５のトランジスタ対ＴＰ５のトランジ
スタＴｐも導通状態にある。従って、第３のトランジス
タ対ＴＰ３のトランジスタＴ５のゲートには第３の電位
ＶＤＤ１＝８Ｖがかかっており、それによってこのトラ
ンジスタＴ５は遮断状態にある。
【００１７】第１の時点ｔ１と第２の時点ｔ２との間は
一方の入力信号Ａは第２の電位ＶＤＤ０＝３Ｖの高レベ
ルを有する。相応に一方の入力信号Ａに対して相補性の
他方の入力信号バーＡは第１の電位ＶＳＳ０＝０Ｖの低
レベルを有する。この状態は第１の時点ｔ１までの前記
の状態にまさに反転されている。この理由から６つのト
ランジスタ対ＴＰ１ないしＴＰ６の各々において、一方
のトランジスタＴ１，Ｔｎ（トランジスタＴ１と接続さ
れている）、Ｔ５、Ｔ３（トランジスタＴ７と接続され
ている）、ＴｐおよびＴ７は、第１の時点ｔ１までにそ
れぞれ他方のトランジスタＴ２、Ｔｎ（トランジスタＴ
２と接続されている）、Ｔ６、Ｔ４（トランジスタＴ８
と接続されている）、ＴｐおよびＴ８が有する状態およ
び逆の状態をとる（存在する回路および信号の対称性の
ゆえに当業者に対して詳細な説明は不要である）。一方
の出力信号Ｂはこうして高レベルとして第３の電位ＶＤ
Ｄ１＝８Ｖの値を有し、また一方の出力信号Ｂに対して
相補性の他方の出力信号バーＢは低レベルとして第２の
電位ＶＤＤ０＝３Ｖの値を有する。
一方の入力信号Ａは第２の電位ＶＤＤ０＝３Ｖの高レベ
ルを有する。相応に一方の入力信号Ａに対して相補性の
他方の入力信号バーＡは第１の電位ＶＳＳ０＝０Ｖの低
レベルを有する。この状態は第１の時点ｔ１までの前記
の状態にまさに反転されている。この理由から６つのト
ランジスタ対ＴＰ１ないしＴＰ６の各々において、一方
のトランジスタＴ１，Ｔｎ（トランジスタＴ１と接続さ
れている）、Ｔ５、Ｔ３（トランジスタＴ７と接続され
ている）、ＴｐおよびＴ７は、第１の時点ｔ１までにそ
れぞれ他方のトランジスタＴ２、Ｔｎ（トランジスタＴ
２と接続されている）、Ｔ６、Ｔ４（トランジスタＴ８
と接続されている）、ＴｐおよびＴ８が有する状態およ
び逆の状態をとる（存在する回路および信号の対称性の
ゆえに当業者に対して詳細な説明は不要である）。一方
の出力信号Ｂはこうして高レベルとして第３の電位ＶＤ
Ｄ１＝８Ｖの値を有し、また一方の出力信号Ｂに対して
相補性の他方の出力信号バーＢは低レベルとして第２の
電位ＶＤＤ０＝３Ｖの値を有する。
【００１８】第２の時点ｔ２以降は再び第１の時点ｔ１
までの前記の時間中と同一の回路および信号状態が存在
する。
までの前記の時間中と同一の回路および信号状態が存在
する。
【００１９】全体的に考察すると、入力信号Ａ、バーＡ
は第１の電位ＶＳＳ０および第２の電位ＶＤＤ０の値を
有する信号レベルを有し、また出力信号Ｂ、バーＢは第
２の電位ＶＤＤ０および第３の電位ＶＤＤ１の値を有す
る信号レベルを有する。
は第１の電位ＶＳＳ０および第２の電位ＶＤＤ０の値を
有する信号レベルを有し、また出力信号Ｂ、バーＢは第
２の電位ＶＤＤ０および第３の電位ＶＤＤ１の値を有す
る信号レベルを有する。
【００２０】熱い電子または正孔の生起は本発明では、
最大の電位差（第３の電位ＶＤＤ１−第１の電位ＶＳＳ
０）が印加されるすべての回路部分がそれぞれ同一の伝
導形式の２つのトランジスタ（トランジスタＴ７および
これと接続されているトランジスタＴｐまたはトランジ
スタＴ８およびこれと接続されているトランジスタＴｐ
ならびにトランジスタＴ１およびこれと接続されている
トランジスタＴｎまたはトランジスタＴ２およびこれと
接続されているトランジスタＴｎ）を含んでいることに
より回避される。
最大の電位差（第３の電位ＶＤＤ１−第１の電位ＶＳＳ
０）が印加されるすべての回路部分がそれぞれ同一の伝
導形式の２つのトランジスタ（トランジスタＴ７および
これと接続されているトランジスタＴｐまたはトランジ
スタＴ８およびこれと接続されているトランジスタＴｐ
ならびにトランジスタＴ１およびこれと接続されている
トランジスタＴｎまたはトランジスタＴ２およびこれと
接続されているトランジスタＴｎ）を含んでいることに
より回避される。
【００２１】ゲート誘電体‐ブレークスルーの危険は本
発明では、ゲート誘電体に（第３の電位ＶＤＤ１−第２
の電位ＶＤＤ０）または（第２の電位ＶＤＤ０−第１の
電位ＶＳＳ０）よりも大きい電圧がかからないことによ
り回避される。
発明では、ゲート誘電体に（第３の電位ＶＤＤ１−第２
の電位ＶＤＤ０）または（第２の電位ＶＤＤ０−第１の
電位ＶＳＳ０）よりも大きい電圧がかからないことによ
り回避される。
【００２２】本発明によるレベル変換回路はこうして熱
い電子、熱い正孔に対して、またゲート誘電体のブレー
クスルーに対して保護されている。
い電子、熱い正孔に対して、またゲート誘電体のブレー
クスルーに対して保護されている。
【００２３】図３には、第１のトランジスタ対ＴＰ１の
トランジスタＴ１、Ｔ２およびトランジスタＴｐとして
の第２のトランジスタ対ＴＰ２のトランジスタがｐチャ
ネル形式であり、他方において第３、第４および第６の
トランジスタ対ＴＰ３、ＴＰ４、ＴＰ６のトランジスタ
Ｔ３ないしＴ８ならびにトランジスタＴｎとしての第５
のトランジスタ対ＴＰ５のトランジスタがｎチャネル形
式である実施例が示されている。ここではＶＳＳ０と呼
ばれる第２の電位の値は、ＶＤＤ０と呼ばれる第１の電
位の値よりも負であり、またここではＶＳＳ１と呼ばれ
る第３の電位の値よりも正である。図３の実施例によ
り、たとえば第２の電位ＶＳＳ０＝０Ｖおよび第１の電
位ＶＤＤ０＝３Ｖのレベル値を誘電体入力信号Ａ、バー
Ａがたとえば第３の電位ＶＳＳ１＝−５Ｖおよび第２の
電位ＶＳＳ０＝０Ｖを誘電体出力信号Ｂ、バーＢに変換
され得る。
トランジスタＴ１、Ｔ２およびトランジスタＴｐとして
の第２のトランジスタ対ＴＰ２のトランジスタがｐチャ
ネル形式であり、他方において第３、第４および第６の
トランジスタ対ＴＰ３、ＴＰ４、ＴＰ６のトランジスタ
Ｔ３ないしＴ８ならびにトランジスタＴｎとしての第５
のトランジスタ対ＴＰ５のトランジスタがｎチャネル形
式である実施例が示されている。ここではＶＳＳ０と呼
ばれる第２の電位の値は、ＶＤＤ０と呼ばれる第１の電
位の値よりも負であり、またここではＶＳＳ１と呼ばれ
る第３の電位の値よりも正である。図３の実施例によ
り、たとえば第２の電位ＶＳＳ０＝０Ｖおよび第１の電
位ＶＤＤ０＝３Ｖのレベル値を誘電体入力信号Ａ、バー
Ａがたとえば第３の電位ＶＳＳ１＝−５Ｖおよび第２の
電位ＶＳＳ０＝０Ｖを誘電体出力信号Ｂ、バーＢに変換
され得る。
【００２４】ラッチアップ作用を回避するため、本発明
のそのつどの実施例と無関係に、ｐチャネル形式のトラ
ンジスタ（図１：トランジスタＴ３ないしＴ８およびＴ
ｐ；図３：トランジスタＴ１、Ｔ２、Ｔｐ）の基板範囲
を３つの電位ＶＳＳ０、ＶＤＤ０、ＶＤＤ１またはＶＤ
Ｄ０、ＶＳＳ０、ＶＳＳ１の最も正の電位と、またはさ
らに正の電位と接続することは有利である。相応のこと
がｎチャネル‐トランジスタ（図１：トランジスタＴ
１、Ｔ２、Ｔｎ；図３：トランジスタＴ３ないしＴ８お
よびＴｎ）に対しても当てはまり、これらが３つの電位
ＶＳＳ０、ＶＤＤ０、ＶＤＤ１またはＶＤＤ０、ＶＳＳ
０、ＶＳＳ１の最も負の電位と、またはさらに負の電位
と接続することは有利である。
のそのつどの実施例と無関係に、ｐチャネル形式のトラ
ンジスタ（図１：トランジスタＴ３ないしＴ８およびＴ
ｐ；図３：トランジスタＴ１、Ｔ２、Ｔｐ）の基板範囲
を３つの電位ＶＳＳ０、ＶＤＤ０、ＶＤＤ１またはＶＤ
Ｄ０、ＶＳＳ０、ＶＳＳ１の最も正の電位と、またはさ
らに正の電位と接続することは有利である。相応のこと
がｎチャネル‐トランジスタ（図１：トランジスタＴ
１、Ｔ２、Ｔｎ；図３：トランジスタＴ３ないしＴ８お
よびＴｎ）に対しても当てはまり、これらが３つの電位
ＶＳＳ０、ＶＤＤ０、ＶＤＤ１またはＶＤＤ０、ＶＳＳ
０、ＶＳＳ１の最も負の電位と、またはさらに負の電位
と接続することは有利である。
【００２５】図１による実施例の場合にはこれらは第３
の電位ＶＤＤ１および第１の電位ＶＳＳ０である。図３
による実施例の場合にはこれらは第１の電位ＶＤＤ０お
よび第３の電位ＶＳＳ１である。
の電位ＶＤＤ１および第１の電位ＶＳＳ０である。図３
による実施例の場合にはこれらは第１の電位ＶＤＤ０お
よび第３の電位ＶＳＳ１である。
【００２６】本発明によるレベル変換回路は作動中に、
第２の電位ＶＤＤ０またはＶＳＳ０の値と第３の電位Ｖ
ＤＤ１またはＶＳＳ１の値との間の差に相応するレベル
値を誘電体出力信号Ｂ、バーＢを供給する。いまレベル
変換回路の後に接続されている他の回路、たとえばＤＲ
ＡＭのなかで一般にＤＲＡＭのその他の回路部分にくら
べて高められた高レベルをスイッチングすべきワード線
ドライバ回路を本発明によるレベル変換回路により作動
させると、その出力信号Ｂ、バーＢ（正論理）の低レベ
ルは他方の回路（ここではワード線ドライバ回路）の通
常の低レベルよりも高い。しかしこのことは、この他方
の回路の入力段のスイッチング挙動の際に顧慮するなら
ば、すなわちその低レベル経路が、低レベルを有するレ
ベル変換回路の出力信号Ｂ、バーＢの１つがそれに与え
られるときにも、遮断されるように入力段を設計すれ
ば、有害でない。しかしこのような顧慮は単なる簡単な
設計措置である。すなわち、それは平均的な当業者の知
識の範囲内にある。
第２の電位ＶＤＤ０またはＶＳＳ０の値と第３の電位Ｖ
ＤＤ１またはＶＳＳ１の値との間の差に相応するレベル
値を誘電体出力信号Ｂ、バーＢを供給する。いまレベル
変換回路の後に接続されている他の回路、たとえばＤＲ
ＡＭのなかで一般にＤＲＡＭのその他の回路部分にくら
べて高められた高レベルをスイッチングすべきワード線
ドライバ回路を本発明によるレベル変換回路により作動
させると、その出力信号Ｂ、バーＢ（正論理）の低レベ
ルは他方の回路（ここではワード線ドライバ回路）の通
常の低レベルよりも高い。しかしこのことは、この他方
の回路の入力段のスイッチング挙動の際に顧慮するなら
ば、すなわちその低レベル経路が、低レベルを有するレ
ベル変換回路の出力信号Ｂ、バーＢの１つがそれに与え
られるときにも、遮断されるように入力段を設計すれ
ば、有害でない。しかしこのような顧慮は単なる簡単な
設計措置である。すなわち、それは平均的な当業者の知
識の範囲内にある。
【００２７】それによって本発明によるレベル変換回路
はＤＲＡＭ、特にそのワード線回路においても使用され
得る。
はＤＲＡＭ、特にそのワード線回路においても使用され
得る。
【００２８】本発明は、そのレベルに時間的な変化を有
しておらず、一定の電位のレベルを有する入力信号Ａ、
バーＡにも応用可能である。その場合に本発明によるレ
ベル変換回路の機能は純粋な電位シフトである。
しておらず、一定の電位のレベルを有する入力信号Ａ、
バーＡにも応用可能である。その場合に本発明によるレ
ベル変換回路の機能は純粋な電位シフトである。
【図１】本発明の有利な実施例の結線図。
【図２】入力信号および出力信号の時間的経過。
【図３】本発明の他の有利な実施例の結線図。
Ａ 入力信号 バーＡ 相補性入力信号 Ｂ 出力信号 バーＢ 相補性出力信号 １、２ 回路節点 ＴＰ１〜ＴＰ６ トランジスタ対
Claims (8)
- 【請求項１】 モノリシックに集積されているレベル変
換回路において、 第１のチャネル形式の第１のトランジスタ対（ＴＰ１）
のトランジスタ（Ｔ１、Ｔ２）がソースで第１の電位
（ＶＳＳ０；ＶＤＤ０）と接続されており、 第１のトランジスタ対（ＴＰ１）のトランジスタ（Ｔ
１、Ｔ２）のゲートに入力信号（Ａ）およびこれに対し
て相補性の入力信号（バーＡ）が与えられ、それらのレ
ベルが第１の電位（ＶＳＳ０；ＶＤＤ０）および第２の
電位（ＶＤＤ０；ＶＳＳ０）を有し、 第１のトランジスタ対（ＴＰ１）のトランジスタ（Ｔ
１、Ｔ２）のドレインが同一のチャネル形式の第２のト
ランジスタ対（ＴＰ２）のトランジスタ（Ｔｎ、Ｔｐ）
のソースと接続されており、 第２のトランジスタ対（ＴＰ２）のトランジスタ（Ｔ
ｎ；Ｔｐ）のゲートが第２の電位（ＶＤＤ０；ＶＳＳ
０）と接続されており、 第２のチャネル形式の第３および第４のトランジスタ対
（ＴＰ３、ＴＰ４）の各１つのトランジスタ（Ｔ５、Ｔ
３；Ｔ６、Ｔ４）がそれらのチャネル経路で互いに直列
に接続されており、その際に第４のトランジスタ対（Ｔ
Ｐ４）のトランジスタ（Ｔ３、Ｔ４）のドレインにレベ
ル変換回路の出力信号（Ｂ、バーＢ）に対する第１およ
び第２の回路節点（１、２）が生じ、 第４のトランジスタ対（ＴＰ４）のトランジスタ（Ｔ
３、Ｔ４）の各々のゲート端子がこれらのトランジスタ
のそれぞれ他方（Ｔ４、Ｔ３）のドレインと交叉して接
続されており、 第４のトランジスタ対（ＴＰ４）のトランジスタ（Ｔ
３、Ｔ４）のソースが第３の電位（ＶＤＤ１；ＶＳＳ
１）と接続されており、 第３のトランジスタ対（ＴＰ３）のドレインが第２の電
位（ＶＤＤ０；ＶＳＳ０）と接続されており、 第２のチャネル形式の第５および第６のトランジスタ対
（ＴＰ５、ＴＰ６）の各１つのトランジスタ（Ｔｐ、Ｔ
７；Ｔｐ、Ｔ８またはＴｎ、Ｔ７；Ｔｎ、Ｔ８）がそれ
らのチャネル経路で互いに直列に接続されており、 第５のトランジスタ対（ＴＰ５）の各トランジスタ（Ｔ
ｐ；Ｔｎ）がそのドレインで第３のトランジスタ対（Ｔ
Ｐ３）の１つ（Ｔ５；Ｔ６）のゲートと接続されてお
り、 第５のトランジスタ対（ＴＰ５）のトランジスタ（Ｔ
ｐ；Ｔｎ）のゲートが第２の電位（ＶＤＤ０；ＶＳＳ
０）と接続されており、 第６のトランジスタ対（ＴＰ６）のトランジスタ（Ｔ
７；Ｔ８）の各々のゲートがこれらのトランジスタのそ
れぞれ他方（Ｔ８；Ｔ７）のソースおよび両回路節点
（１、２）の１つ（２；１）と交叉して接続されている
ことを特徴とするレベル変換回路。 - 【請求項２】 第１のチャネル形式のトランジスタ（Ｔ
１、Ｔ２、Ｔｎ）がｎチャネル形式であり、また第２の
チャネル形式のトランジスタ（Ｔ３、Ｔ４、、Ｔ５、Ｔ
６、Ｔ７、Ｔ８、Ｔｐ）がｐチャネル形式であることを
特徴とする請求項１記載のレベル変換回路。 - 【請求項３】 第２の電位（ＶＤＤ０）が第１の電位
（ＶＳＳ０）よりも正であり、また第３の電位（ＶＤＤ
１）よりも負であることを特徴とする請求項１または２
記載のレベル変換回路。 - 【請求項４】 第１のチャネル形式のトランジスタ（Ｔ
１、Ｔ２、Ｔｐ）がｐチャネル形式であり、また第２の
チャネル形式のトランジスタ（Ｔ３、Ｔ４、、Ｔ５、Ｔ
６、Ｔ７、Ｔ８、Ｔｎ）がｎチャネル形式であることを
特徴とする請求項１記載のレベル変換回路。 - 【請求項５】 第２の電位（ＶＤＤ０）が第１の電位
（ＶＳＳ０）よりも負であり、また第３の電位（ＶＤＤ
１）よりも正であることを特徴とする請求項１または４
記載のレベル変換回路。 - 【請求項６】 ｐチャネル形式のトランジスタ（Ｔ３な
いしＴ８、Ｔｐ；Ｔ１、Ｔ２、Ｔｐ）がその基板範囲内
で３つの電位（ＶＳＳ０、ＶＤＤ０、ＶＤＤ１；ＶＤＤ
０、ＶＳＳ０、ＶＳＳ１）の最も正の電位またはさらに
正の電位と接続されていることを特徴とする請求項１な
いし５の１つに記載のレベル変換回路。 - 【請求項７】 ｎチャネル形式のトランジスタ（Ｔ３な
いしＴ８、Ｔｎ；Ｔ１、Ｔ２、Ｔｎ）がその基板範囲内
で３つの電位（ＶＳＳ０、ＶＤＤ０、ＶＤＤ１；ＶＤＤ
０、ＶＳＳ０、ＶＳＳ１）の最も負の電位またはさらに
負の電位と接続されていることを特徴とする請求項１な
いし６の１つに記載のレベル変換回路。 - 【請求項８】 入力信号（Ａ、バーＡ）として、第１の
電位（ＶＳＳ０；ＶＤＤ０）および第２の電位（ＶＤＤ
０；ＶＳＳ０）に等しい一定の電位値を有する信号が用
いられることを特徴とする請求項１ないし７の１つに記
載のレベル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT91104578.9 | 1991-03-22 | ||
| EP91104578A EP0504470B1 (de) | 1991-03-22 | 1991-03-22 | Pegelumsetzschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136685A JPH05136685A (ja) | 1993-06-01 |
| JP3118071B2 true JP3118071B2 (ja) | 2000-12-18 |
Family
ID=8206566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04089803A Expired - Lifetime JP3118071B2 (ja) | 1991-03-22 | 1992-03-13 | レベル変換回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5245228A (ja) |
| EP (1) | EP0504470B1 (ja) |
| JP (1) | JP3118071B2 (ja) |
| KR (1) | KR100219743B1 (ja) |
| AT (1) | ATE134802T1 (ja) |
| DE (1) | DE59107478D1 (ja) |
| HK (1) | HK1000930A1 (ja) |
| TW (1) | TW201369B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703665B1 (en) * | 1994-09-21 | 2003-06-11 | NEC Electronics Corporation | Voltage level shift circuit |
| US5486785A (en) * | 1994-09-30 | 1996-01-23 | Mitsubishi Semiconductor America, Inc. | CMOS level shifter with feedforward control to prevent latching in a wrong logic state |
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| US5530392A (en) * | 1995-04-11 | 1996-06-25 | Cirrus Logic, Inc. | Bus driver/receiver circuitry and systems and methods using the same |
| US5528173A (en) | 1995-05-10 | 1996-06-18 | Micron Technology, Inc. | Low power, high speed level shifter |
| US5666070A (en) * | 1995-05-10 | 1997-09-09 | Micron Technology, Inc. | Low power, high speed level shifter |
| JP3662326B2 (ja) * | 1996-01-09 | 2005-06-22 | 株式会社ルネサステクノロジ | レベル変換回路 |
| US5698993A (en) * | 1996-03-28 | 1997-12-16 | Industrial Technology Research Institute | CMOS level shifting circuit |
| DE19731704C1 (de) * | 1997-07-23 | 1998-10-08 | Siemens Ag | Pegelwandler |
| JP4074690B2 (ja) * | 1997-09-17 | 2008-04-09 | 株式会社ルネサステクノロジ | 電圧レベル変換回路 |
| US6002290A (en) * | 1997-12-23 | 1999-12-14 | Sarnoff Corporation | Crisscross voltage level shifter |
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| US7331885B2 (en) * | 2006-03-23 | 2008-02-19 | Thomas Mark A | Bunting bat |
| US7893676B2 (en) * | 2006-07-20 | 2011-02-22 | Enpirion, Inc. | Driver for switch and a method of driving the same |
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| US7679342B2 (en) * | 2008-04-16 | 2010-03-16 | Enpirion, Inc. | Power converter with power switch operable in controlled current mode |
| US8686698B2 (en) | 2008-04-16 | 2014-04-01 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8692532B2 (en) | 2008-04-16 | 2014-04-08 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US9246390B2 (en) | 2008-04-16 | 2016-01-26 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8541991B2 (en) * | 2008-04-16 | 2013-09-24 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8797790B1 (en) * | 2008-10-01 | 2014-08-05 | Altera Corporation | Memory elements with soft error upset immunity |
| US9548714B2 (en) | 2008-12-29 | 2017-01-17 | Altera Corporation | Power converter with a dynamically configurable controller and output filter |
| US8698463B2 (en) | 2008-12-29 | 2014-04-15 | Enpirion, Inc. | Power converter with a dynamically configurable controller based on a power conversion mode |
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- 1992-03-13 JP JP04089803A patent/JP3118071B2/ja not_active Expired - Lifetime
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