JPH07101553B2 - バッファ回路およびその動作方法 - Google Patents
バッファ回路およびその動作方法Info
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- JPH07101553B2 JPH07101553B2 JP1035409A JP3540989A JPH07101553B2 JP H07101553 B2 JPH07101553 B2 JP H07101553B2 JP 1035409 A JP1035409 A JP 1035409A JP 3540989 A JP3540989 A JP 3540989A JP H07101553 B2 JPH07101553 B2 JP H07101553B2
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- signal
- clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、外部信号を受けてこれと同相および逆相の
信号を出力するバッファ回路およびその動作方法に関
し、特に、たとえばダイナミック型RAM（ランダムアク
セスメモリ）などのメモリ装置のアドレスバッファ回路
として好適なバッファ回路およびその動作方法に関す
る。
信号を出力するバッファ回路およびその動作方法に関
し、特に、たとえばダイナミック型RAM（ランダムアク
セスメモリ）などのメモリ装置のアドレスバッファ回路
として好適なバッファ回路およびその動作方法に関す
る。
［従来の技術］ 第７図は、従来のダイナミック型RAMの構成を示す概略
ブロック図である。第７図に示すダイナミック型RAM100
において、クロック発生回路１は、行アドレスストロー
ブ信号（以下、▲▼）と列アドレスストローブ信
号（以下、▲▼）とライトイネーブル信号（以
下、▲▼）とを受けて、各種のクロック信号を発生
して、列アドレスバッファ２と、行アドレスバッファ３
と、データインバッファ４と、データアウトバッファ５
とに与える。一方、メモリセルアレイ６をアクセスする
ための外部からのアドレス入力A0,A1,…,Anが、列アド
レスバッファ２と、行アドレスバッファ３とに与えられ
る。より詳細に説明すると、行アドレス信号A0,A1,…,A
nが▲▼信号の立下がりで行アドレスバッファ３
に取込まれ、次いで列アドレス信号A0,A1,…,Anが▲
▼信号の立下がりで列アドレスバッファ２に取込ま
れる。行アドレスバッファ３に保持された行アドレス信
号に応答して、行デコーダ７においてワード線（図示せ
ず）が選択され活性化される。この後、たとえば、読出
動作において、活性化されたワード線に接続されたメモ
リセルにストアされた信号が、それぞれビット線（図示
せず）上に読出される。そして読出された信号は、セン
スアンプおよびI/O制御回路８により増幅され、さらに
列アドレスバッファ２に保持された列アドレス信号に応
答して列デコーダ９により選択され、データアウトバッ
ファ５に与えられる。データアウバッファ５に保持され
た信号は、クロック発生回路１からのクロック信号に応
答して出力される。
ブロック図である。第７図に示すダイナミック型RAM100
において、クロック発生回路１は、行アドレスストロー
ブ信号（以下、▲▼）と列アドレスストローブ信
号（以下、▲▼）とライトイネーブル信号（以
下、▲▼）とを受けて、各種のクロック信号を発生
して、列アドレスバッファ２と、行アドレスバッファ３
と、データインバッファ４と、データアウトバッファ５
とに与える。一方、メモリセルアレイ６をアクセスする
ための外部からのアドレス入力A0,A1,…,Anが、列アド
レスバッファ２と、行アドレスバッファ３とに与えられ
る。より詳細に説明すると、行アドレス信号A0,A1,…,A
nが▲▼信号の立下がりで行アドレスバッファ３
に取込まれ、次いで列アドレス信号A0,A1,…,Anが▲
▼信号の立下がりで列アドレスバッファ２に取込ま
れる。行アドレスバッファ３に保持された行アドレス信
号に応答して、行デコーダ７においてワード線（図示せ
ず）が選択され活性化される。この後、たとえば、読出
動作において、活性化されたワード線に接続されたメモ
リセルにストアされた信号が、それぞれビット線（図示
せず）上に読出される。そして読出された信号は、セン
スアンプおよびI/O制御回路８により増幅され、さらに
列アドレスバッファ２に保持された列アドレス信号に応
答して列デコーダ９により選択され、データアウトバッ
ファ５に与えられる。データアウバッファ５に保持され
た信号は、クロック発生回路１からのクロック信号に応
答して出力される。
なお、書込動作では、これとは逆に、入力データ信号が
データインバッファ４からI/O制御回路８を介してメモ
リセルアレイ６に書込まれる。
データインバッファ４からI/O制御回路８を介してメモ
リセルアレイ６に書込まれる。
次に、第８図は、たとえば第７図に示したダイナミック
型RAMやあるいはスタティック型RAMのようなメモリセル
装置におけるアドレスバッファ回路として用いられる、
従来のバッファ回路の一例を示す回路図であり、たとえ
ば、特開昭52−144954号公報に示されている。
型RAMやあるいはスタティック型RAMのようなメモリセル
装置におけるアドレスバッファ回路として用いられる、
従来のバッファ回路の一例を示す回路図であり、たとえ
ば、特開昭52−144954号公報に示されている。
まず、第８図に示したバッファ回路の構成について説明
する。なお、第８図に示したバッファ回路に用いられる
トランジスタは、すべてｎチャネルMOSトランジスタで
ある。第８図において、トランジスタQ1,Q2,Q3およびQ4
は、フリップフロップ回路を構成しており、これらのト
ランジスタのうち、このフリップフロップ回路の負荷ト
ランジスタとして機能するトランジスタQ1およびQ2のゲ
ートには、図示しないクロック信号源からクロックφ２
が印加される。また、当該フリップフロップ回路の入力
ノードN1およびN2は、図示しないクロック信号源からの
クロック１がゲートに印加されるトランジスタQ5によ
って互いに接続されており、アドレス信号およびＡが
取出される。このフリップフロップ回路は、図示しない
クロック信号源からのクロックφ１がゲートに印加され
るトランジスタQ6によって駆動される。一方、上記負荷
トランジスタQ1およびQ2は、電源電位VCCに接続されて
いる。ノードN1と接地電位との間には、トランジスタQ7
およびQ9が直接接続されており、ノードN2と接地電位と
の間には、トランジスタQ8およびQ10が直列接続されて
いる。トランジスタQ7およびQ8のゲートには、上記φ１
が印加されており、またトランジスタQ9のゲートには外
部アドレス信号Aiが印加され、トランジスタQ10のゲー
トはノードN1に接続されている。
する。なお、第８図に示したバッファ回路に用いられる
トランジスタは、すべてｎチャネルMOSトランジスタで
ある。第８図において、トランジスタQ1,Q2,Q3およびQ4
は、フリップフロップ回路を構成しており、これらのト
ランジスタのうち、このフリップフロップ回路の負荷ト
ランジスタとして機能するトランジスタQ1およびQ2のゲ
ートには、図示しないクロック信号源からクロックφ２
が印加される。また、当該フリップフロップ回路の入力
ノードN1およびN2は、図示しないクロック信号源からの
クロック１がゲートに印加されるトランジスタQ5によ
って互いに接続されており、アドレス信号およびＡが
取出される。このフリップフロップ回路は、図示しない
クロック信号源からのクロックφ１がゲートに印加され
るトランジスタQ6によって駆動される。一方、上記負荷
トランジスタQ1およびQ2は、電源電位VCCに接続されて
いる。ノードN1と接地電位との間には、トランジスタQ7
およびQ9が直接接続されており、ノードN2と接地電位と
の間には、トランジスタQ8およびQ10が直列接続されて
いる。トランジスタQ7およびQ8のゲートには、上記φ１
が印加されており、またトランジスタQ9のゲートには外
部アドレス信号Aiが印加され、トランジスタQ10のゲー
トはノードN1に接続されている。
次に、第９図は、第８図に示したバッファ回路の動作を
説明するためのタイミングチチャートである。以下に、
第９図を参照して、第８図に示した従来のバッファ回路
の動作について説明する。
説明するためのタイミングチチャートである。以下に、
第９図を参照して、第８図に示した従来のバッファ回路
の動作について説明する。
まず、時刻t0以前には、クロックφ１は“L"レベル、ク
ロック１およびφ２は“H"レベルになっており、した
がってノードN1およびN2は“H"レベルにプリチャージさ
れている。トランジスタQ5はノードN1とN2とのイコライ
ズを行なっている。
ロック１およびφ２は“H"レベルになっており、した
がってノードN1およびN2は“H"レベルにプリチャージさ
れている。トランジスタQ5はノードN1とN2とのイコライ
ズを行なっている。
次に、時刻t0において、クロックφ１が“H"レベルにな
り、クロック１が“L"レベルになると、トランジスタ
Q5はオフしてノードN1とN2とのイコライズが中止され
る。同時に、トランジスタQ5,Q7およびQ8がオンし、ト
ランジスタQ9のゲートに印加されている外部アドレス信
号Aiに対応した電位をフリップフロップ回路に伝達す
る。
り、クロック１が“L"レベルになると、トランジスタ
Q5はオフしてノードN1とN2とのイコライズが中止され
る。同時に、トランジスタQ5,Q7およびQ8がオンし、ト
ランジスタQ9のゲートに印加されている外部アドレス信
号Aiに対応した電位をフリップフロップ回路に伝達す
る。
たとえば、外部アドレス信号Aiが“H"レベルである場合
には、ノードN1における電荷がトランジスタQ7およびQ9
を通して接地電位へ放電されるので、ノードN1のレベル
は“L"レベルとなり、トランジスタQ10はオフする。そ
の結果、ノードN2の電荷は放電されず、そのレベルは
“H"レベルに留まる。したがって、ノードN1における
“1"レベルの電位がゲートに印加されるトランジスタQ4
はオフし、ノードN2における“H"レベルの電位がゲート
に印加されるトランジスタQ3はオンする。この結果、ノ
ードN2から取出されるアドレス出力信号Ａは“H"レベル
の信号となり、逆にノードN1から取出されるアドレス出
力信号は“L"レベルの信号となる。
には、ノードN1における電荷がトランジスタQ7およびQ9
を通して接地電位へ放電されるので、ノードN1のレベル
は“L"レベルとなり、トランジスタQ10はオフする。そ
の結果、ノードN2の電荷は放電されず、そのレベルは
“H"レベルに留まる。したがって、ノードN1における
“1"レベルの電位がゲートに印加されるトランジスタQ4
はオフし、ノードN2における“H"レベルの電位がゲート
に印加されるトランジスタQ3はオンする。この結果、ノ
ードN2から取出されるアドレス出力信号Ａは“H"レベル
の信号となり、逆にノードN1から取出されるアドレス出
力信号は“L"レベルの信号となる。
逆に、外部アドレス信号Aiが“L"レベルである場合に
は、ノードN1における電荷は放電されず、そのレベルは
“H"レベルに留まる。したがって、ノードN1における
“H"レベルの電位がゲートに印加されるトランジスタQ
10はオンする。この結果、ノードN2における電荷は放電
され、そのレベルは“L"レベルとなる。したがって、ノ
ードN2における“H"レベルの電位がゲートに印加される
トランジスタQ4はオンし、ノードN2における“L"レベル
の電位がゲートに印加されるトランジスタQ3はオフす
る。この結果、ノードN2から取出されるアドレス出力信
号は“L"レベルの信号となり、逆にノードN1から取出さ
れるアドレス出力信号は“H"レベルの信号となる。
は、ノードN1における電荷は放電されず、そのレベルは
“H"レベルに留まる。したがって、ノードN1における
“H"レベルの電位がゲートに印加されるトランジスタQ
10はオンする。この結果、ノードN2における電荷は放電
され、そのレベルは“L"レベルとなる。したがって、ノ
ードN2における“H"レベルの電位がゲートに印加される
トランジスタQ4はオンし、ノードN2における“L"レベル
の電位がゲートに印加されるトランジスタQ3はオフす
る。この結果、ノードN2から取出されるアドレス出力信
号は“L"レベルの信号となり、逆にノードN1から取出さ
れるアドレス出力信号は“H"レベルの信号となる。
なお、時刻t0後にクロックφ２のレベルがわずかに（ｎ
チャネルMOSトランジスタのしきい値VTHに対応する分だ
け）増大しているのは、ノードN1およびN2におけるVTH
の変動を補償するためである。
チャネルMOSトランジスタのしきい値VTHに対応する分だ
け）増大しているのは、ノードN1およびN2におけるVTH
の変動を補償するためである。
しかしながら、第８図に示す従来のバッファ回路におい
て、スイッチ用トランジスタQ7およびQ8のゲートに印加
される信号と、フリップフロップ回路駆動用トランジス
タQ6のゲートに印加される信号とは同じクロックφ１で
あるため、時刻t0において、クロックt0が“H"レベルに
なるとトランジスタQ6,Q7およびQ8は同時にオンする。
このとき、トランジスタQ1およびQ2はオフしていないの
で、外部アドレス信号Aiが“H"レベルであれば、ノード
N1の電荷がトランジスタQ7およびQ9を介して放電される
一方で、ノードN1はトランジスタQ1を介して電源電位V
CCから充電される。この結果、ノードN1の放電が遅れ、
電源電位VCCからトランジスタQ1およびQ2,トランジスタ
Q3およびQ4、そしてトランジスタQ6を介して、接地電位
への貫通電流が流れ、バッファ回路での消費電力が大き
くなってしまう。また、ノードN1の放電が遅れると、バ
ッファ回路の動作速度が遅くなってしまうという問題点
もあった。
て、スイッチ用トランジスタQ7およびQ8のゲートに印加
される信号と、フリップフロップ回路駆動用トランジス
タQ6のゲートに印加される信号とは同じクロックφ１で
あるため、時刻t0において、クロックt0が“H"レベルに
なるとトランジスタQ6,Q7およびQ8は同時にオンする。
このとき、トランジスタQ1およびQ2はオフしていないの
で、外部アドレス信号Aiが“H"レベルであれば、ノード
N1の電荷がトランジスタQ7およびQ9を介して放電される
一方で、ノードN1はトランジスタQ1を介して電源電位V
CCから充電される。この結果、ノードN1の放電が遅れ、
電源電位VCCからトランジスタQ1およびQ2,トランジスタ
Q3およびQ4、そしてトランジスタQ6を介して、接地電位
への貫通電流が流れ、バッファ回路での消費電力が大き
くなってしまう。また、ノードN1の放電が遅れると、バ
ッファ回路の動作速度が遅くなってしまうという問題点
もあった。
第10図は、従来のバッファ回路の他の例を示す回路図で
あり、たとえば、米国特許第4,561,702号に開示されて
いる。また、第11図は、第10図のバッファ回路に用いら
れる各種クロック信号の発生源を示すブロック図であ
り、さらに第12図は、第10図のバッファ回路に用いられ
る基準電位の発生源を示す回路図である。
あり、たとえば、米国特許第4,561,702号に開示されて
いる。また、第11図は、第10図のバッファ回路に用いら
れる各種クロック信号の発生源を示すブロック図であ
り、さらに第12図は、第10図のバッファ回路に用いられ
る基準電位の発生源を示す回路図である。
第10図において、ｐチャネルトランジスタQ11およびQ12
とｎチャネルトランジスタQ13およびQ14とは、CMOSフリ
ップフロップ回路を構成しており、このフリップフロッ
プ回路は、ゲートにクロック３が印加されるｎチャネ
ルトランジスタQ15およびQ16によってリセットされる。
なお、クロック３は、第11図に示すように、▲
▼信号を遅延回路10で遅延させることによって得られ
る。
とｎチャネルトランジスタQ13およびQ14とは、CMOSフリ
ップフロップ回路を構成しており、このフリップフロッ
プ回路は、ゲートにクロック３が印加されるｎチャネ
ルトランジスタQ15およびQ16によってリセットされる。
なお、クロック３は、第11図に示すように、▲
▼信号を遅延回路10で遅延させることによって得られ
る。
また、このフリップフロップ回路は、クロック４がゲ
ートに印加されるｐチャネルトランジスタQ17およびQ18
と、クロック３がゲートに印加されるｐチャネルトラ
ンジスタQ19とを介して電源電位VCCに接続されている。
なおクロック４は、第11図に示すように、▲▼
信号を遅延回路11で遅延されることによって得られる。
ートに印加されるｐチャネルトランジスタQ17およびQ18
と、クロック３がゲートに印加されるｐチャネルトラ
ンジスタQ19とを介して電源電位VCCに接続されている。
なおクロック４は、第11図に示すように、▲▼
信号を遅延回路11で遅延されることによって得られる。
一方、外部アドレス信号Aiは、ゲートにクロック３が
印加されるｎチャネルトランジスタQ22を介して、ｐチ
ャネルトランジスタQ20のゲートに印加され、基準電位V
refは、ゲートにクロック３が印加されるｎチャネル
トランジスタQ23を介してｐチャネルトランジスタQ21の
ゲートに印加される。なお、この基準電位Vrefの発生源
は、第12図に示すように、電源電位VCCと接地電位との
間に直列接続された高抵抗値の抵抗と３段のPNダイオー
ドとで構成され、電源電位VCCの変動に関係なくほぼ一
定の基準電位Vref（ほぼ1.6V）を供給する。
印加されるｎチャネルトランジスタQ22を介して、ｐチ
ャネルトランジスタQ20のゲートに印加され、基準電位V
refは、ゲートにクロック３が印加されるｎチャネル
トランジスタQ23を介してｐチャネルトランジスタQ21の
ゲートに印加される。なお、この基準電位Vrefの発生源
は、第12図に示すように、電源電位VCCと接地電位との
間に直列接続された高抵抗値の抵抗と３段のPNダイオー
ドとで構成され、電源電位VCCの変動に関係なくほぼ一
定の基準電位Vref（ほぼ1.6V）を供給する。
ノードN3は、電源電位VCCと接地電位との間に直列接続
されたｐチャネルトランジスタQ24およびｎチャネルト
ランジスタQ25のゲートに接続され、トランジスタQ24と
Q25との接続点からアドレス出力信号Ａが取出される。
また、ノードN4は、電源電位VCCと接地電位との間に直
列接続されたｐチャネルトランジスタQ26およびｎチャ
ネルトランジスタQ27のゲートに接続され、トランジス
タQ26とQ27との接続点からアドレス出力信号が取出さ
れる。
されたｐチャネルトランジスタQ24およびｎチャネルト
ランジスタQ25のゲートに接続され、トランジスタQ24と
Q25との接続点からアドレス出力信号Ａが取出される。
また、ノードN4は、電源電位VCCと接地電位との間に直
列接続されたｐチャネルトランジスタQ26およびｎチャ
ネルトランジスタQ27のゲートに接続され、トランジス
タQ26とQ27との接続点からアドレス出力信号が取出さ
れる。
次に、第13図は、第10図に示したバッファ回路の動作を
説明するためのタイミングチャートである。以下に、第
13図を参照して、第10図に示した従来のバッファ回路の
動作について説明する。
説明するためのタイミングチャートである。以下に、第
13図を参照して、第10図に示した従来のバッファ回路の
動作について説明する。
まず、時刻t1以前には、クロック３は“H"レベルにな
っており、トランジスタQ22およびQ23はオンしている。
したがって、外部アドレス信号AiがトランジスタQ20の
ゲートに印加され、基準電位VrefがトランジスタQ21の
ゲートに印加されている。
っており、トランジスタQ22およびQ23はオンしている。
したがって、外部アドレス信号AiがトランジスタQ20の
ゲートに印加され、基準電位VrefがトランジスタQ21の
ゲートに印加されている。
ここで、外部アドレス信号Aiが、基準電位Vrefに対して
高電位であれば、トランジスタQ21の導電度（電流／電
圧）すなわちコンダクタンスgmは、トランジスタQ20の
コンダクタンスgmよりも大きく、逆に外部アドレス信号
Aiが基準電位Vrefに対して低電位であればトランジスタ
Q21のコンダクタンスgmはトランジスタQ20のコンダクタ
ンスgmよりも小さくなる。このとき、トランジスタQ15
およびQ16はオンしており、ノードN3およびN4の電荷は
共に接地へ放電されている。したがってノードN3の電位
が印加されるｎチャネルトランジスタQ14およびノードN
4の電位が印加されるｎチャネルトランジスタQ13は共に
オフしている。
高電位であれば、トランジスタQ21の導電度（電流／電
圧）すなわちコンダクタンスgmは、トランジスタQ20の
コンダクタンスgmよりも大きく、逆に外部アドレス信号
Aiが基準電位Vrefに対して低電位であればトランジスタ
Q21のコンダクタンスgmはトランジスタQ20のコンダクタ
ンスgmよりも小さくなる。このとき、トランジスタQ15
およびQ16はオンしており、ノードN3およびN4の電荷は
共に接地へ放電されている。したがってノードN3の電位
が印加されるｎチャネルトランジスタQ14およびノードN
4の電位が印加されるｎチャネルトランジスタQ13は共に
オフしている。
次に、時刻t0にクロック３が“L"レベルになると、ト
ランジスタQ22およびQ23がオフして、このときの外部ア
ドレス信号Aiの電位がノードN5に閉込められ、基準電位
Vrefの電位がノードN6に閉込められる。同時に、トラン
ジスタQ15およびQ16がオフして、ノードN3およびN4のリ
セットを解除する。さらにトランジスタQ19がオンし
て、フリップフロップ回路を駆動するための電源電位V
CCがノードN7に供給される。
ランジスタQ22およびQ23がオフして、このときの外部ア
ドレス信号Aiの電位がノードN5に閉込められ、基準電位
Vrefの電位がノードN6に閉込められる。同時に、トラン
ジスタQ15およびQ16がオフして、ノードN3およびN4のリ
セットを解除する。さらにトランジスタQ19がオンし
て、フリップフロップ回路を駆動するための電源電位V
CCがノードN7に供給される。
たとえば、外部アドレス信号Aiの電位が基準電位Vrefよ
り高電位である場合には、トランジスタQ21のコンダク
タンスgmがトランジスタQ20のコンダクタンスgmよりも
大きいため、トランジスタQ21により多くの電流が流
れ、ノードN4の電位がノードN3の電位よりもわずかに高
くなる。そして、このノードN4とノードN3との間の電位
差が当該フリップフロップ回路によって増幅され、ノー
ドN4の電位が完全に“H"レベル、ノードN3の電位が完全
に“L"レベルになる。この結果、ノードN4からインバー
タを介して取出されるアドレス出力信号は“L"レベル
の信号となり、ノードN3からインバータを介して取出さ
れるアドレス出力信号Ａは“H"レベルの信号となる。な
お、トランジスタQ17およびQ18のゲートに印加されるク
ロック４は、フリップフロップ回路の電位を保持する
ため時刻t1の一定期間後に“L"レベルになる。
り高電位である場合には、トランジスタQ21のコンダク
タンスgmがトランジスタQ20のコンダクタンスgmよりも
大きいため、トランジスタQ21により多くの電流が流
れ、ノードN4の電位がノードN3の電位よりもわずかに高
くなる。そして、このノードN4とノードN3との間の電位
差が当該フリップフロップ回路によって増幅され、ノー
ドN4の電位が完全に“H"レベル、ノードN3の電位が完全
に“L"レベルになる。この結果、ノードN4からインバー
タを介して取出されるアドレス出力信号は“L"レベル
の信号となり、ノードN3からインバータを介して取出さ
れるアドレス出力信号Ａは“H"レベルの信号となる。な
お、トランジスタQ17およびQ18のゲートに印加されるク
ロック４は、フリップフロップ回路の電位を保持する
ため時刻t1の一定期間後に“L"レベルになる。
しかしながら、第10図に示す従来のバッファ回路におい
ては、フリップフロップ回路の出力ノードであるノード
N3およびN4を接地電位にリセットするためのトランジス
タQ15およびQ16のゲートと、フリップフロップ回路を駆
動するためのトランジスタ19のゲートとに、クロック
３が共通に印加される。このため、時刻t1において３
が“L"レベルになった時点では、ノードN3およびN4は共
に接地電位であってノードN3とN4との間には電位差がな
いにもかかわらず、トランジスタQ19を介する電源電位V
CCによってフリップフロップ回路が駆動される。
ては、フリップフロップ回路の出力ノードであるノード
N3およびN4を接地電位にリセットするためのトランジス
タQ15およびQ16のゲートと、フリップフロップ回路を駆
動するためのトランジスタ19のゲートとに、クロック
３が共通に印加される。このため、時刻t1において３
が“L"レベルになった時点では、ノードN3およびN4は共
に接地電位であってノードN3とN4との間には電位差がな
いにもかかわらず、トランジスタQ19を介する電源電位V
CCによってフリップフロップ回路が駆動される。
一般に、外部アドレス信号AiはTTLレベルで入力される
ため、バッファ回路では0.8V以下を“L"レベル、2.4V以
上を“H"レベルとして識別する必要があり、通常、基準
電位Vrefはこれらの電位の中間の1.6V程度に設定され
る。たとえば、外部アドレス信号Aiが2.4Vである場合に
は、トランジスタQ20がオフ、トランジスタQ21がオンと
なるのではなく、トランジスタQ20およびトランジスタQ
21が共にオンしていて、トランジスタQ20のコンダクタ
ンスgmに比べてトランジスタQ21のコンダクタンスgmが
やや大きいにすぎない。したがって、時刻t1にトランジ
スタQ19がオンしたときに、電源電位VCCからトランジス
タQ20およびQ21を介してフリップフロップ回路の入力ノ
ードN3およびN4に伝達される電位差は小さい。このた
め、時刻t1にフリップフロップ回路のリセットが解除さ
れてから、ノードN3とN4との間の電位差がフリップフロ
ップ回路で増幅されて、トランジスタQ11およびQ14がオ
フしかつトランジスタQ12およびQ13がオンして、ノード
N3が“L"レベル、ノードN4が“H"レベルになるまでに時
間がかかる。したがって、時刻t1からトランジスタQ11
およびトランジスタQ14がオフするまでに、電源電位か
ら接地電位へ貫通電流が流れるため、バッファ回路での
消費電力が増大し、またアドレス出力信号A,が出力さ
れるまでに時間がかかり、バッファ回路の動作速度が遅
くなってしまうという問題点があった。
ため、バッファ回路では0.8V以下を“L"レベル、2.4V以
上を“H"レベルとして識別する必要があり、通常、基準
電位Vrefはこれらの電位の中間の1.6V程度に設定され
る。たとえば、外部アドレス信号Aiが2.4Vである場合に
は、トランジスタQ20がオフ、トランジスタQ21がオンと
なるのではなく、トランジスタQ20およびトランジスタQ
21が共にオンしていて、トランジスタQ20のコンダクタ
ンスgmに比べてトランジスタQ21のコンダクタンスgmが
やや大きいにすぎない。したがって、時刻t1にトランジ
スタQ19がオンしたときに、電源電位VCCからトランジス
タQ20およびQ21を介してフリップフロップ回路の入力ノ
ードN3およびN4に伝達される電位差は小さい。このた
め、時刻t1にフリップフロップ回路のリセットが解除さ
れてから、ノードN3とN4との間の電位差がフリップフロ
ップ回路で増幅されて、トランジスタQ11およびQ14がオ
フしかつトランジスタQ12およびQ13がオンして、ノード
N3が“L"レベル、ノードN4が“H"レベルになるまでに時
間がかかる。したがって、時刻t1からトランジスタQ11
およびトランジスタQ14がオフするまでに、電源電位か
ら接地電位へ貫通電流が流れるため、バッファ回路での
消費電力が増大し、またアドレス出力信号A,が出力さ
れるまでに時間がかかり、バッファ回路の動作速度が遅
くなってしまうという問題点があった。
第14図は、このような問題点を解消するために提案され
た従来のバッファ回路の一例を示す回路図である。ま
た、第15図は、第14図のバッファ回路に用いられる各種
クロック信号の発生源を示すブロック図である。
た従来のバッファ回路の一例を示す回路図である。ま
た、第15図は、第14図のバッファ回路に用いられる各種
クロック信号の発生源を示すブロック図である。
第14図において、このバッファ回路に用いられるトラン
ジスタはすべてｎチャネルMOSトランジスタである。デ
プレション型のトランジスタQ28およびQ29と、エンハン
スメント型トランジスタQ30およびQ31とは、第１のフリ
ップフロップ回路を構成している。この第１のフリップ
フロップ回路には、ゲートにクロックφ６が印加される
トランジスタQ32によって駆動される。なお、クロック
φ６は、第15図に示すように、▲▼信号を遅延回
路13で遅延させてインバータ16で反転することによって
得られる。
ジスタはすべてｎチャネルMOSトランジスタである。デ
プレション型のトランジスタQ28およびQ29と、エンハン
スメント型トランジスタQ30およびQ31とは、第１のフリ
ップフロップ回路を構成している。この第１のフリップ
フロップ回路には、ゲートにクロックφ６が印加される
トランジスタQ32によって駆動される。なお、クロック
φ６は、第15図に示すように、▲▼信号を遅延回
路13で遅延させてインバータ16で反転することによって
得られる。
一方、ノードN8と接地電位との間には、トランジスタQ
33およびQ35が直列接続されており、ノードN9と接地電
位との間には、トランジスタQ34およびQ36が直列接続さ
れている。そして、外部アドレス信号Aiは、トランジス
タQ33のゲートに印加され、第12図に示すような回路で
発生した基準電位VrefはトランジスタQ34のゲートに接
続される。さらに、トランジスタQ35およびQ36のゲート
にはクロックφ５が共通に印加される。なお、クロック
φ５は、第15図に示すように、▲▼信号を遅延回
路12で遅延させてインバータ15で反転することよって得
られる。
33およびQ35が直列接続されており、ノードN9と接地電
位との間には、トランジスタQ34およびQ36が直列接続さ
れている。そして、外部アドレス信号Aiは、トランジス
タQ33のゲートに印加され、第12図に示すような回路で
発生した基準電位VrefはトランジスタQ34のゲートに接
続される。さらに、トランジスタQ35およびQ36のゲート
にはクロックφ５が共通に印加される。なお、クロック
φ５は、第15図に示すように、▲▼信号を遅延回
路12で遅延させてインバータ15で反転することよって得
られる。
さらに、トランジスタQ39,Q40,Q41およびQ42は第２のフ
リップフロップ回路を構成しており、ノードN8はトラン
ジスタQ37を介してトランジスタQ39のゲートに、ノード
N9はトランジスタQ38を介してトランジスタQ40のゲート
にそれぞれ接続されている。この第２のフリップフロッ
プ回路はクロックφ７によって駆動される。なお、クロ
ックφ７は、第15図に示すように、▲▼信号を遅
延回路14で遅延させてインバータ17で反転することによ
り得られる。この第２のフリップフロップ回路のノード
N10からはアドレス出力信号が取出され、ノードN11か
らはアドレス出力信号Ａが取出される。
リップフロップ回路を構成しており、ノードN8はトラン
ジスタQ37を介してトランジスタQ39のゲートに、ノード
N9はトランジスタQ38を介してトランジスタQ40のゲート
にそれぞれ接続されている。この第２のフリップフロッ
プ回路はクロックφ７によって駆動される。なお、クロ
ックφ７は、第15図に示すように、▲▼信号を遅
延回路14で遅延させてインバータ17で反転することによ
り得られる。この第２のフリップフロップ回路のノード
N10からはアドレス出力信号が取出され、ノードN11か
らはアドレス出力信号Ａが取出される。
次に、第16図は、第14図に示したバッファ回路と動作を
説明するためのタイミングチャートである。以下に、第
16図を参照して、第14図に示した従来のバッファ回路の
動作について説明する。
説明するためのタイミングチャートである。以下に、第
16図を参照して、第14図に示した従来のバッファ回路の
動作について説明する。
まず、時刻t2以前は、クロックφ５およびφ６は共に
“L"レベルであり、ノードN8およびN9は、デプレション
型トランジスタQ28およびQ29を介して、それぞ電源電位
VCCにプリチャージされている。次に、時刻t2において
クロックφ５が“H"レベルになると、外部アドレス信号
Aiのレベルが第１のフリップフロップ回路に伝達され
る。
“L"レベルであり、ノードN8およびN9は、デプレション
型トランジスタQ28およびQ29を介して、それぞ電源電位
VCCにプリチャージされている。次に、時刻t2において
クロックφ５が“H"レベルになると、外部アドレス信号
Aiのレベルが第１のフリップフロップ回路に伝達され
る。
より詳細に説明すると、外部アドレス信号Aiが“H"レベ
ルであるときには、ノードN8における電荷がトランジス
タQ33およびQ35を介して放電され、ノードN9における電
荷はトランジスタQ34およびQ36を介して放電される。こ
のとき、ｎチャネルトランジスタQ33のコンダクタンスg
mは、ｎチャネルトランジスタQ34のコンダクタンスgmよ
りも大きいため、トランジスタQ33を流れる電流の方が
多く、ノードN8の電位はN9の電位よりも低くなる。以上
の動作により、第１のフリップフロップ回路の入力ノー
ドN8とN9との間に電位差が生じた後、時刻t3にクロック
φ６が“H"レベルになってトランジスタQ32がオンして
ノードN8とN9との間の電位差が第１のフリップフロップ
回路によって増幅される。
ルであるときには、ノードN8における電荷がトランジス
タQ33およびQ35を介して放電され、ノードN9における電
荷はトランジスタQ34およびQ36を介して放電される。こ
のとき、ｎチャネルトランジスタQ33のコンダクタンスg
mは、ｎチャネルトランジスタQ34のコンダクタンスgmよ
りも大きいため、トランジスタQ33を流れる電流の方が
多く、ノードN8の電位はN9の電位よりも低くなる。以上
の動作により、第１のフリップフロップ回路の入力ノー
ドN8とN9との間に電位差が生じた後、時刻t3にクロック
φ６が“H"レベルになってトランジスタQ32がオンして
ノードN8とN9との間の電位差が第１のフリップフロップ
回路によって増幅される。
さらに、ノードN8およびN9のそれぞれの電位は、トラン
ジスタQ37およびQ38を介して第２のフリップフロップ回
路のトランジスタQ39およびQ40のゲートに伝達される。
次に、時刻t4においてクロックφ７は“H"レベルにな
り、ノードN10から“L"レベルにアドレス出力信号が
取出され、ノードN11から“H"レベルのアドレス出力信
号Ａが取出される。
ジスタQ37およびQ38を介して第２のフリップフロップ回
路のトランジスタQ39およびQ40のゲートに伝達される。
次に、時刻t4においてクロックφ７は“H"レベルにな
り、ノードN10から“L"レベルにアドレス出力信号が
取出され、ノードN11から“H"レベルのアドレス出力信
号Ａが取出される。
この第14図に示したバッファ回路においては、前述の第
８図および第10図のバッファ回路とは異なり、時刻t3に
おいてクロックφ６が“H"レベルになって第１のフリッ
プフロップ回路が駆動される時点で、既にフリップフロ
ップ回路の入力ノードN8とN9との間に電位差があるた
め、フリップフロップ回路の貫通電流は減少し、またア
ドレス出力信号が出力されるまでの時間は短くなる。
８図および第10図のバッファ回路とは異なり、時刻t3に
おいてクロックφ６が“H"レベルになって第１のフリッ
プフロップ回路が駆動される時点で、既にフリップフロ
ップ回路の入力ノードN8とN9との間に電位差があるた
め、フリップフロップ回路の貫通電流は減少し、またア
ドレス出力信号が出力されるまでの時間は短くなる。
しかしながら、第14図に示すようなバッファ回路におい
ては、以下に示すような問題点がある。第17図は、第16
図のタイミングチャートの一部を詳細に示す図である。
以下、第14図のバッファ回路が、ダイナミック型RAMの
行アドレスバッファとして用いられた場合について説明
する。
ては、以下に示すような問題点がある。第17図は、第16
図のタイミングチャートの一部を詳細に示す図である。
以下、第14図のバッファ回路が、ダイナミック型RAMの
行アドレスバッファとして用いられた場合について説明
する。
第17図に示すように、▲▼信号と外部アドレス信
号Aiとの間には、２つの規定、すなわち行アドレスセッ
トアップ時間すなわち（以下、tASR）と、行アドレスホ
ールド時間（以下、tRAH）とが設けられている。すなわ
ち、有効な外部アドレス信号Aiは、▲▼信号の立
下がり時点よりもtASR前にセットされていなければなら
ず、また▲▼信号の立下がり時点よりもtRAHだけ
後までリセットされてはならない。たとえば、通常のダ
イナミック型RAMにおいては、tASRはOns、tRAHは10〜15
ns程度に規定されている。一方、第14図のバッファ回路
では、▲▼信号が“L"レベルになったことを感知
して“H"レベルになる信号φ５に応じて外部アドレス信
号Aiをバッファ回路内に伝達し始める。したがって、▲
▼信号が“L"レベルになってからクロックφ５が
“H"レベルになるまでの時間taが長ければ、tASRは短く
てもよく、すなわち、負の値になってもよく、tASRの規
定（たとえばOns）に対するマージンが大きくなる。一
方、ノードN8からトランジスタQ35およびQ33を介して貫
通電流が流れるのを防ぐ目的と、外部アドレス信号の変
化による影響をフリップフロップ回路に伝達するのを防
げる目的で、クロックφ５は“H"レベルになった後、時
間tc経過すると再び“L"レベルになる。したがって、▲
▼信号が“L"レベルになってからクロックφ５が
再び“L"レベルになるまでの時間tbが短いほど、tRAHは
短くてよく、tRAHの規定に対するマージンが大きくな
る。すなわち、クロックφ５が“H"レベルにある時間tc
が短いほど、tASRおよびtRAHのマージンが大きくなる。
このように十分なマージンを確保するために、クロック
φ５の“H"レベルのパルス幅としては、10ns以下の短い
パルス幅が必要となる。
号Aiとの間には、２つの規定、すなわち行アドレスセッ
トアップ時間すなわち（以下、tASR）と、行アドレスホ
ールド時間（以下、tRAH）とが設けられている。すなわ
ち、有効な外部アドレス信号Aiは、▲▼信号の立
下がり時点よりもtASR前にセットされていなければなら
ず、また▲▼信号の立下がり時点よりもtRAHだけ
後までリセットされてはならない。たとえば、通常のダ
イナミック型RAMにおいては、tASRはOns、tRAHは10〜15
ns程度に規定されている。一方、第14図のバッファ回路
では、▲▼信号が“L"レベルになったことを感知
して“H"レベルになる信号φ５に応じて外部アドレス信
号Aiをバッファ回路内に伝達し始める。したがって、▲
▼信号が“L"レベルになってからクロックφ５が
“H"レベルになるまでの時間taが長ければ、tASRは短く
てもよく、すなわち、負の値になってもよく、tASRの規
定（たとえばOns）に対するマージンが大きくなる。一
方、ノードN8からトランジスタQ35およびQ33を介して貫
通電流が流れるのを防ぐ目的と、外部アドレス信号の変
化による影響をフリップフロップ回路に伝達するのを防
げる目的で、クロックφ５は“H"レベルになった後、時
間tc経過すると再び“L"レベルになる。したがって、▲
▼信号が“L"レベルになってからクロックφ５が
再び“L"レベルになるまでの時間tbが短いほど、tRAHは
短くてよく、tRAHの規定に対するマージンが大きくな
る。すなわち、クロックφ５が“H"レベルにある時間tc
が短いほど、tASRおよびtRAHのマージンが大きくなる。
このように十分なマージンを確保するために、クロック
φ５の“H"レベルのパルス幅としては、10ns以下の短い
パルス幅が必要となる。
しかしながら、ダイナミック型RAMのようなLSI内におい
て、単独かつ短いパルス幅の信号は、信号駆動回路の内
部抵抗や、信号配線の抵抗および浮遊容量のため、第17
図のクロックφ５において破線で示したような鈍った波
形となり、“H"レベルの部分の電位は十分に高くならな
い。このため、トランジスタQ33およびQ34のコンダクタ
ンスgmが十分に大きくならず、ノードN8またはN9の電荷
の放電に時間がかかることになる。したがって、結局は
フリップフロップ回路の動作が遅くなって、アドレス出
力信号が出力されるのが遅れてしまうという問題点があ
った。
て、単独かつ短いパルス幅の信号は、信号駆動回路の内
部抵抗や、信号配線の抵抗および浮遊容量のため、第17
図のクロックφ５において破線で示したような鈍った波
形となり、“H"レベルの部分の電位は十分に高くならな
い。このため、トランジスタQ33およびQ34のコンダクタ
ンスgmが十分に大きくならず、ノードN8またはN9の電荷
の放電に時間がかかることになる。したがって、結局は
フリップフロップ回路の動作が遅くなって、アドレス出
力信号が出力されるのが遅れてしまうという問題点があ
った。
［発明が解決しようとする課題］ 以上のように、第８図および第10図に示した従来のバッ
ファ回路では、外部アドレス信号をフリップフロップ回
路に伝達する信号と、当該フリップフロップ回路を駆動
させる信号とが同一であるため、フリップフロップ回路
の駆動時にフリップフロップ回路の入力ノードに電位差
がほとんど生じていないため、フリップフロップ回路の
動作が遅れ、貫通電流が流れるとともに、アドレス出力
信号を出力するのに時間がかかるという問題があった。
ファ回路では、外部アドレス信号をフリップフロップ回
路に伝達する信号と、当該フリップフロップ回路を駆動
させる信号とが同一であるため、フリップフロップ回路
の駆動時にフリップフロップ回路の入力ノードに電位差
がほとんど生じていないため、フリップフロップ回路の
動作が遅れ、貫通電流が流れるとともに、アドレス出力
信号を出力するのに時間がかかるという問題があった。
また、第14図に示したバッファ回路のように、外部アド
レス信号をフリップフロップ回路に伝達する信号と、当
該フリップフロップ回路を駆動させる信号とが別の信号
である場合でも、外部アドレス信号のフリップフロップ
回路への伝達を制御するスイッチトランジスタが１個し
かない場合には、このトランジスタの制御のため単独の
パルス幅の短いクロックが必要となるが、波形の鈍りの
ために外部アドレス信号に対応する電位がフリップフロ
ップ回路に十分に伝達されなくなり、フリップフロップ
回路の動作が遅れて、アドレス出力信号が出力されるま
での時間が長くなってしまうという問題点があった。
レス信号をフリップフロップ回路に伝達する信号と、当
該フリップフロップ回路を駆動させる信号とが別の信号
である場合でも、外部アドレス信号のフリップフロップ
回路への伝達を制御するスイッチトランジスタが１個し
かない場合には、このトランジスタの制御のため単独の
パルス幅の短いクロックが必要となるが、波形の鈍りの
ために外部アドレス信号に対応する電位がフリップフロ
ップ回路に十分に伝達されなくなり、フリップフロップ
回路の動作が遅れて、アドレス出力信号が出力されるま
での時間が長くなってしまうという問題点があった。
この発明は、上述のような課題を解決するためになされ
たもので、フリップフロップ回路の貫通電流すなわち消
費電流の低減が図られるとともに、動作速度が速く、さ
らにアドレスバッファ回路として用いられた場合にはア
ドレスセットアップ時間およびアドレスホールド時間の
大きなマージンを保証することができるバッファ回路を
提供することである。
たもので、フリップフロップ回路の貫通電流すなわち消
費電流の低減が図られるとともに、動作速度が速く、さ
らにアドレスバッファ回路として用いられた場合にはア
ドレスセットアップ時間およびアドレスホールド時間の
大きなマージンを保証することができるバッファ回路を
提供することである。
［課題を解決するための手段］ この発明にかかるバッファ回路は、第１の電位を供給す
る手段と、第２の電位を供給する手段と、第１および第
２の入力ノードを有し、第１の電位と第２の電位との間
に接続されたフリップフロップ手段と、フリップフロッ
プ手段を駆動するための第１のクロックを発生する手段
と、第１のクロックを受けてフリップフロップ手段を駆
動する手段と、第１の電位と第１の入力ノードとの間に
直列に接続された第1,第２および第３のスイッチング素
子からなる第１の入力回路手段と、第１の電位と第２の
入力ノードとの間に直列に接続された第4,第５および第
６のスイッチング素子からなる第２の入力回路手段と、
第１と電位側に接続された第１のスイッチング素子の制
御端子に外部アドレス信号を供給する手段と、基準電位
を発生して第１の電位側に接続された第４のスイッチン
グ素子の制御端子に供給する手段と、第１および第２の
入力回路手段を動作状態とするための第２のクロックを
発生して第２および第５のスイッチング素子の制御端子
に供給する手段と、第１および第２の入力回路手段を非
動作状態にするための第３のクロックを発生して第３お
よび第６のスイッチング素子の制御端子に供給する手段
と、第１の入力ノードから外部アドレス信号と同相の信
号を取出す手段と、第２の入力ノードから外部アドレス
信号と逆相の信号を取出す手段とを備えている。
る手段と、第２の電位を供給する手段と、第１および第
２の入力ノードを有し、第１の電位と第２の電位との間
に接続されたフリップフロップ手段と、フリップフロッ
プ手段を駆動するための第１のクロックを発生する手段
と、第１のクロックを受けてフリップフロップ手段を駆
動する手段と、第１の電位と第１の入力ノードとの間に
直列に接続された第1,第２および第３のスイッチング素
子からなる第１の入力回路手段と、第１の電位と第２の
入力ノードとの間に直列に接続された第4,第５および第
６のスイッチング素子からなる第２の入力回路手段と、
第１と電位側に接続された第１のスイッチング素子の制
御端子に外部アドレス信号を供給する手段と、基準電位
を発生して第１の電位側に接続された第４のスイッチン
グ素子の制御端子に供給する手段と、第１および第２の
入力回路手段を動作状態とするための第２のクロックを
発生して第２および第５のスイッチング素子の制御端子
に供給する手段と、第１および第２の入力回路手段を非
動作状態にするための第３のクロックを発生して第３お
よび第６のスイッチング素子の制御端子に供給する手段
と、第１の入力ノードから外部アドレス信号と同相の信
号を取出す手段と、第２の入力ノードから外部アドレス
信号と逆相の信号を取出す手段とを備えている。
この発明の他の局面に従うと、第１電位を供給する手段
と、第２の電位を供給する手段と、第１および第２の入
力ノードを有し、第１の電位と第２の電位との間に接続
されたフリップフロップ手段と、第１の電位と第１の入
力ノードとの間に直列に接続された第1,第２および第３
のスイッチング素子からなる第１の入力回路手段と、第
１の電位と第２の入力ノードとの間に直列に接続された
第4,第５および第６のスイッチング素子からなる第２の
入力回路手段と、第１の電位側に接続された第１のスイ
ッチング素子の制御端子に外部アドレス信号を供給する
手段と、基準電位を発生して第１の電位側に接続された
第４のスイッチング素子の制御端子に供給する手段と、
第１の入力ノードから外部アドレス信号と同相の信号を
取出す手段と、第２の入力ノードから外部アドレス信号
と逆相の信号を取出す手段とを備えたバッファ回路を動
作させる方法は、第２および第５のスイッチング素子を
制御して第１および第２の入力回路手段を動作状態にす
る第１のステップと、フリップフロップ手段を駆動する
第２のステップと、第３および第６のスイッチング素子
を制御して第１および第２の入力回路手段を非動作状態
にする第３のステップとを含んでいる。
と、第２の電位を供給する手段と、第１および第２の入
力ノードを有し、第１の電位と第２の電位との間に接続
されたフリップフロップ手段と、第１の電位と第１の入
力ノードとの間に直列に接続された第1,第２および第３
のスイッチング素子からなる第１の入力回路手段と、第
１の電位と第２の入力ノードとの間に直列に接続された
第4,第５および第６のスイッチング素子からなる第２の
入力回路手段と、第１の電位側に接続された第１のスイ
ッチング素子の制御端子に外部アドレス信号を供給する
手段と、基準電位を発生して第１の電位側に接続された
第４のスイッチング素子の制御端子に供給する手段と、
第１の入力ノードから外部アドレス信号と同相の信号を
取出す手段と、第２の入力ノードから外部アドレス信号
と逆相の信号を取出す手段とを備えたバッファ回路を動
作させる方法は、第２および第５のスイッチング素子を
制御して第１および第２の入力回路手段を動作状態にす
る第１のステップと、フリップフロップ手段を駆動する
第２のステップと、第３および第６のスイッチング素子
を制御して第１および第２の入力回路手段を非動作状態
にする第３のステップとを含んでいる。
［作用］ この発明にかかるバッファ回路では、フリップフロップ
回路手段の第１の入力ノードと第１の電位との間に外部
アドレス信号を受ける第１の入力回路手段を設けるとと
もに、第２の入力ノードと第１の電位との間に基準電位
を受ける第２の入力回路手段を設け、第１のクロックに
よってフリップフロップ回路手段を駆動し、第２のクロ
ックによって第１および第２の入力回路手段を動作状態
とし、さらに第３のクロックによって第１および第２の
入力回路手段を非動作状態とすることによって、フリッ
プフロップ回路の動作開始時にフリップフロップ回路の
入力ノードに電位差を生じせしめることができるので、
フリップフロップ回路での貫通電流を減少させることが
でき、また高速動作を実現することができる。さらに、
このバッファ回路をアドレスバッファ回路として用いる
場合には、第１および第２の入力回路手段の動作と非動
作とを別のクロックで制御しているので、アドレスセッ
トアップ時間およびアドレスホールド時間に十分なマー
ジンを持たせることができる。
回路手段の第１の入力ノードと第１の電位との間に外部
アドレス信号を受ける第１の入力回路手段を設けるとと
もに、第２の入力ノードと第１の電位との間に基準電位
を受ける第２の入力回路手段を設け、第１のクロックに
よってフリップフロップ回路手段を駆動し、第２のクロ
ックによって第１および第２の入力回路手段を動作状態
とし、さらに第３のクロックによって第１および第２の
入力回路手段を非動作状態とすることによって、フリッ
プフロップ回路の動作開始時にフリップフロップ回路の
入力ノードに電位差を生じせしめることができるので、
フリップフロップ回路での貫通電流を減少させることが
でき、また高速動作を実現することができる。さらに、
このバッファ回路をアドレスバッファ回路として用いる
場合には、第１および第２の入力回路手段の動作と非動
作とを別のクロックで制御しているので、アドレスセッ
トアップ時間およびアドレスホールド時間に十分なマー
ジンを持たせることができる。
［発明の実施例］ 第１図は、第７図に示したメモリ装置におけるアドレス
バッファ回路として用いられる、この発明の一実施例で
あるバッファ回路を示す回路図である。また、第２図
は、第１図のバッファ回路に用いられる各種クロック信
号の発生源を示すブロック図である。
バッファ回路として用いられる、この発明の一実施例で
あるバッファ回路を示す回路図である。また、第２図
は、第１図のバッファ回路に用いられる各種クロック信
号の発生源を示すブロック図である。
まず、第１図に示したバッファ回路の構成について説明
する。第１図において、ｐチャネルトランジスタQ101お
よびQ1022とｎチャネルトランジスタQ103およびQ104と
は、フリップフロップ回路を構成している。このフリッ
プフロップ回路は、ｐチャネルトランジスタQ105および
ｎチャネルトランジスタQ106からなるインバータを介し
てクロックφ102によって駆動される。なお、クロック
102は、第２図に示すように▲▼信号を遅延回路1
9で遅延させてインバータ23で反転することによって得
られる。このフリップフロップ回路の入力ノードN100お
よびN101は、ゲートにクロックφ104が印加されるｐチ
ャネルトランジスタQ107およびQ108によってプリチャー
ジされる。なお、このクロックφ104は、第２図に示す
ように、▲▼信号を遅延回路21で遅延させてイン
バータ24で反転することによって得られる。
する。第１図において、ｐチャネルトランジスタQ101お
よびQ1022とｎチャネルトランジスタQ103およびQ104と
は、フリップフロップ回路を構成している。このフリッ
プフロップ回路は、ｐチャネルトランジスタQ105および
ｎチャネルトランジスタQ106からなるインバータを介し
てクロックφ102によって駆動される。なお、クロック
102は、第２図に示すように▲▼信号を遅延回路1
9で遅延させてインバータ23で反転することによって得
られる。このフリップフロップ回路の入力ノードN100お
よびN101は、ゲートにクロックφ104が印加されるｐチ
ャネルトランジスタQ107およびQ108によってプリチャー
ジされる。なお、このクロックφ104は、第２図に示す
ように、▲▼信号を遅延回路21で遅延させてイン
バータ24で反転することによって得られる。
一方、フリップフロップ回路の一方の入力ノードN100と
接地電位との間には、直列に接続されたｎチャネルトラ
ンジスタQ109,Q110およびQ111からなる入力回路IC1が接
続されており、ノードN101と接地電位との間には、直列
に接続されたｎチャネルトランジスタQ112,Q113およびQ
114からなる入力回路IC2が接続されている。外部アドレ
ス信号Aiは、トランジスタQ109のゲートに印加され、第
12図に示すような回路で発生した基準電位Vrefは、トラ
ンジスタQ112のゲートに印加される。トランジスタQ110
およびQ113のゲートには、クロックφ101が印加され、
トランジスタQ111およびQ114のゲートには、クロック
103が印加される。このクロックφ101は、第２図に示す
ように、▲▼信号を遅延回路18で遅延させてイン
バータ22で反転させることによって得られ、クロック
103は▲▼信号を遅延回路20で遅延させることに
よって得られる。
接地電位との間には、直列に接続されたｎチャネルトラ
ンジスタQ109,Q110およびQ111からなる入力回路IC1が接
続されており、ノードN101と接地電位との間には、直列
に接続されたｎチャネルトランジスタQ112,Q113およびQ
114からなる入力回路IC2が接続されている。外部アドレ
ス信号Aiは、トランジスタQ109のゲートに印加され、第
12図に示すような回路で発生した基準電位Vrefは、トラ
ンジスタQ112のゲートに印加される。トランジスタQ110
およびQ113のゲートには、クロックφ101が印加され、
トランジスタQ111およびQ114のゲートには、クロック
103が印加される。このクロックφ101は、第２図に示す
ように、▲▼信号を遅延回路18で遅延させてイン
バータ22で反転させることによって得られ、クロック
103は▲▼信号を遅延回路20で遅延させることに
よって得られる。
上記フリップフロップ回路のノードN100にはさらに、ｐ
チャネルトランジスタQ115およびｎチャネルトランジス
タQ116で構成されるインバータが接続されており、この
インバータの出力がアドレス出力信号Ａとして取出され
る。一方、フリップフロップ回路のノードN101にはさら
に、ｐチャネルトランジスタQ117およびｎチャネルトラ
ンジスタQ118で構成されるインバータが接続されてお
り、このインバータの出力がアドレス出力信号として
取出される。
チャネルトランジスタQ115およびｎチャネルトランジス
タQ116で構成されるインバータが接続されており、この
インバータの出力がアドレス出力信号Ａとして取出され
る。一方、フリップフロップ回路のノードN101にはさら
に、ｐチャネルトランジスタQ117およびｎチャネルトラ
ンジスタQ118で構成されるインバータが接続されてお
り、このインバータの出力がアドレス出力信号として
取出される。
次に、第３図は、第１図に示したバッファ回路の動作を
説明するためのタイミングチャートである。以下に、第
３図を参照して、第１図に示したこの発明の一実施例で
あるバッフア回路の動作について説明する。
説明するためのタイミングチャートである。以下に、第
３図を参照して、第１図に示したこの発明の一実施例で
あるバッフア回路の動作について説明する。
まず、時刻t5以前は、クロックφ101,φ102およびφ104
は“L"レベルであり、クロック103は“H"レベルであ
るので、トランジスタQ110およびQ113はオフ、トランジ
スタQ111およびQ114はオンしており、フリップフロップ
回路の入力ノードN100およびN101はそれぞれトランジス
タQ107およびQ108によって“H"レベルにプリチャージさ
れており、さらにノードN102は、“H"レベルにプリチャ
ージされている。
は“L"レベルであり、クロック103は“H"レベルであ
るので、トランジスタQ110およびQ113はオフ、トランジ
スタQ111およびQ114はオンしており、フリップフロップ
回路の入力ノードN100およびN101はそれぞれトランジス
タQ107およびQ108によって“H"レベルにプリチャージさ
れており、さらにノードN102は、“H"レベルにプリチャ
ージされている。
次に、時刻t5においてクロックφ101およびφ104が“H"
レベルになると、トランジスタQ107およびQ108がオフし
てノードN100およびN101のプリチャージが中止され、ま
たトランジスタQ110およびQ113がオンして外部アドレス
信号Aiのレベルに対応する電位差がノードN100とN101と
の間に生じる。ここで、外部アドレス信号は、通常はTT
Lレベルの信号、すなわち“H"レベルが2.4V、“L"レベ
ルが0.8Vの信号であるため、基準電位Vrefは通常、“H"
レベルと“L"レベルとの中間の1.6V程度に設定する。こ
こで、外部アドレス信号Aiがたとえば“H"レベルの場合
には、トランジスタQ109のコンダクタンスgmはトランジ
スタQ112のコンダクタンスgmよりも大きくなり、トラン
ジスタQ109をより大きな電流が流れるので、ノードN100
の電位はノードN101の電位よりも低くなり、ノードN100
とN101との間に電位差が生じる。
レベルになると、トランジスタQ107およびQ108がオフし
てノードN100およびN101のプリチャージが中止され、ま
たトランジスタQ110およびQ113がオンして外部アドレス
信号Aiのレベルに対応する電位差がノードN100とN101と
の間に生じる。ここで、外部アドレス信号は、通常はTT
Lレベルの信号、すなわち“H"レベルが2.4V、“L"レベ
ルが0.8Vの信号であるため、基準電位Vrefは通常、“H"
レベルと“L"レベルとの中間の1.6V程度に設定する。こ
こで、外部アドレス信号Aiがたとえば“H"レベルの場合
には、トランジスタQ109のコンダクタンスgmはトランジ
スタQ112のコンダクタンスgmよりも大きくなり、トラン
ジスタQ109をより大きな電流が流れるので、ノードN100
の電位はノードN101の電位よりも低くなり、ノードN100
とN101との間に電位差が生じる。
次に、時刻t6にクロックφ102が“H"レベルになると、
フリップフロップ回路が駆動され、ノードN100とN101と
の間の電位差が増幅される。すなわち、上述のように、
フリップフロップ回路の入力ノードN100とN101との間に
電位差が生じた後に、フリップフロップ回路を駆動する
ことにより、フリップフロップ回路での貫通電流が減少
し、またノードN100とN101との間の電位差の増幅が速く
なる。
フリップフロップ回路が駆動され、ノードN100とN101と
の間の電位差が増幅される。すなわち、上述のように、
フリップフロップ回路の入力ノードN100とN101との間に
電位差が生じた後に、フリップフロップ回路を駆動する
ことにより、フリップフロップ回路での貫通電流が減少
し、またノードN100とN101との間の電位差の増幅が速く
なる。
次に、時刻t7にクロック103が“L"レベルになると、
トランジスタQ111およびQ114がオフして時刻t7以外の外
部アドレス信号Aiの変化は受付けられなくなる。また、
ノードN100とN101との間の電位差がさらに増幅され、ノ
ードN101が“H"レベルになるが、トランジスタQ114が上
述のようにオフするため、ノードN101から接地電位への
貫通電流は流れない。
トランジスタQ111およびQ114がオフして時刻t7以外の外
部アドレス信号Aiの変化は受付けられなくなる。また、
ノードN100とN101との間の電位差がさらに増幅され、ノ
ードN101が“H"レベルになるが、トランジスタQ114が上
述のようにオフするため、ノードN101から接地電位への
貫通電流は流れない。
第１図に示したバッファ回路がたとえばダイナミック型
RAMと行アドレスバッファとして使用された場合には、
クロックφ101が“H"レベルになることによってトラン
ジスタQ110がオンし、入力回路IC1が動作状態となるた
め、外部アドレス信号Aiの▲▼信号に対するセッ
トアップ時間tASRは、クロックφ101が“H"レベルにな
るタイミングで決定される。このクロックφ101は、第
２図に示したように▲▼信号を遅延回路18で遅延
された後、インバータ22で反転することによって得られ
るため、クロックφ101が“H"レベルに立上がるタイミ
ングは、遅延回路18の遅延時間を適当に調整することに
よって、tASRに対してマージンのある値に設定できる。
RAMと行アドレスバッファとして使用された場合には、
クロックφ101が“H"レベルになることによってトラン
ジスタQ110がオンし、入力回路IC1が動作状態となるた
め、外部アドレス信号Aiの▲▼信号に対するセッ
トアップ時間tASRは、クロックφ101が“H"レベルにな
るタイミングで決定される。このクロックφ101は、第
２図に示したように▲▼信号を遅延回路18で遅延
された後、インバータ22で反転することによって得られ
るため、クロックφ101が“H"レベルに立上がるタイミ
ングは、遅延回路18の遅延時間を適当に調整することに
よって、tASRに対してマージンのある値に設定できる。
一方、クロック103が“L"レベルになるとトランジス
タQ111がオフし、入力回路IC1が非動作状態となるた
め、その後外部アドレス信号Aiが変化しても受付けられ
なくなる。すなわち、外部アドレス信号Aiの▲▼
信号に対するホールド時間はtRAHは、クロック103が
“L"レベルになるタイミングで設定される。このクロッ
ク103は、第２図に示したように▲▼信号を遅
延回路20で遅延させることによって、上記クロックφ
101とは独立して発生される。したがって、クロック
103を“L"レベルにするタイミングt7を速ししても、第1
7図に関連して説明した従来例のように、ノードN103お
よびN104の電位がフリップフロップ回路の入力ノードN
100およびN101に伝達されにくくなることはない。この
ため、tRAHを短くし、tRAHの規定に対するマージンを大
きくすることができる。
タQ111がオフし、入力回路IC1が非動作状態となるた
め、その後外部アドレス信号Aiが変化しても受付けられ
なくなる。すなわち、外部アドレス信号Aiの▲▼
信号に対するホールド時間はtRAHは、クロック103が
“L"レベルになるタイミングで設定される。このクロッ
ク103は、第２図に示したように▲▼信号を遅
延回路20で遅延させることによって、上記クロックφ
101とは独立して発生される。したがって、クロック
103を“L"レベルにするタイミングt7を速ししても、第1
7図に関連して説明した従来例のように、ノードN103お
よびN104の電位がフリップフロップ回路の入力ノードN
100およびN101に伝達されにくくなることはない。この
ため、tRAHを短くし、tRAHの規定に対するマージンを大
きくすることができる。
以上のように、第１図に示したこの発明の一実施例によ
るバッファ回路では、ノードN103およびN104における電
位がフリップフロップ回路の入力ノードN100およびN101
に十分に伝達されるので、ノードN100とN101との間に十
分な電位差を生じ、フリップフロップ回路の動作が速く
なる。この結果、アドレス出力信号Ａおよびが速く得
られるようになる。
るバッファ回路では、ノードN103およびN104における電
位がフリップフロップ回路の入力ノードN100およびN101
に十分に伝達されるので、ノードN100とN101との間に十
分な電位差を生じ、フリップフロップ回路の動作が速く
なる。この結果、アドレス出力信号Ａおよびが速く得
られるようになる。
なお、第１図に示したバッファ回路では、クロックφ
101とクロックφ104とが同時に“H"レベルになる場合に
ついて説明したが、これらは異なるタイミングであって
もよく、同様の効果を得ることができる。
101とクロックφ104とが同時に“H"レベルになる場合に
ついて説明したが、これらは異なるタイミングであって
もよく、同様の効果を得ることができる。
次に、第４図は、第１図に示した実施例の変形例を示す
回路図である。第４図に示す回路は、以下の点を除い
て、第１図に示したバッファ回路と構成も動作も同じで
ある。すなわち、第１図のバッファ回路では、トランジ
スタQ105およびトランジスタQ105からなるインバータに
よってフリップフロップ回路で駆動されるのに対し、第
４図のバッファ回路ではフリップフロップ回路は１つの
トランジスタQ106によって駆動される。したがって、第
１図のバッファ回路では、ノードN102はトランジスタQ
105を介して電源電位VCCにプリチャージされるのに対
し、第４図のバッファ回路では、ノードN102は、VCC−V
TH（VTHは、トランジスタQ103またはQ104のしきい値電
圧）にプリチャージされる点で異なるだけであり、第４
図のバッファ回路は構成を簡略化しながらも第１図のバ
ッファ回路と同様の効果を奏することができる。
回路図である。第４図に示す回路は、以下の点を除い
て、第１図に示したバッファ回路と構成も動作も同じで
ある。すなわち、第１図のバッファ回路では、トランジ
スタQ105およびトランジスタQ105からなるインバータに
よってフリップフロップ回路で駆動されるのに対し、第
４図のバッファ回路ではフリップフロップ回路は１つの
トランジスタQ106によって駆動される。したがって、第
１図のバッファ回路では、ノードN102はトランジスタQ
105を介して電源電位VCCにプリチャージされるのに対
し、第４図のバッファ回路では、ノードN102は、VCC−V
TH（VTHは、トランジスタQ103またはQ104のしきい値電
圧）にプリチャージされる点で異なるだけであり、第４
図のバッファ回路は構成を簡略化しながらも第１図のバ
ッファ回路と同様の効果を奏することができる。
上述の第１図および第４図の実施例では、フリップフロ
ップ回路の入力ノードN100およびN101が“H"レベルにプ
リチャージされ、入力回路IC1およびIC2がｎチャネルト
ランジスタで構成されていたが、フリップフロップ回路
の入力ノードが“L"レベルにプリチャージされ、入力回
路がｐチャネルトランジスタで構成されるようにしても
同様の効果を得ることができる。
ップ回路の入力ノードN100およびN101が“H"レベルにプ
リチャージされ、入力回路IC1およびIC2がｎチャネルト
ランジスタで構成されていたが、フリップフロップ回路
の入力ノードが“L"レベルにプリチャージされ、入力回
路がｐチャネルトランジスタで構成されるようにしても
同様の効果を得ることができる。
第５図は、第４図に示した実施例の変形例を示す回路図
であり、上述のようにフリップフロップ回路の入力回路
をｐチャネルトランジスタで構成したものである。すな
わち、第５図のバッファ回路は、入力回路IC1aを、ｐチ
ャネルトランジスタQ109a,Q110aおよびQ111aで構成し、
入力回路IC2aを、ｐチャネルトランジスタQ112a,Q113a
およびQ114aで構成し、プリチャージ用トランジスタを
ｎチャネルトランジスタQ107aおよびQ108aで構成し、フ
リップフロップ回路の駆動用トランジスタをｐチャネル
トランジスタQ106aで構成した点を除いて、第１図およ
び第４図に示したバッファ回路と同じである。また、第
６図は、第５図のバッファ回路の動作を説明するための
タイミングチャートであり、第３図に示したタイミング
チャートに比較して、各クロック信号の極性が逆になっ
ているが、基本的な動作は第１図および第４図に示した
バッファ回路と同じである。
であり、上述のようにフリップフロップ回路の入力回路
をｐチャネルトランジスタで構成したものである。すな
わち、第５図のバッファ回路は、入力回路IC1aを、ｐチ
ャネルトランジスタQ109a,Q110aおよびQ111aで構成し、
入力回路IC2aを、ｐチャネルトランジスタQ112a,Q113a
およびQ114aで構成し、プリチャージ用トランジスタを
ｎチャネルトランジスタQ107aおよびQ108aで構成し、フ
リップフロップ回路の駆動用トランジスタをｐチャネル
トランジスタQ106aで構成した点を除いて、第１図およ
び第４図に示したバッファ回路と同じである。また、第
６図は、第５図のバッファ回路の動作を説明するための
タイミングチャートであり、第３図に示したタイミング
チャートに比較して、各クロック信号の極性が逆になっ
ているが、基本的な動作は第１図および第４図に示した
バッファ回路と同じである。
上述の第１図，第４図および第５図に示した実施例で
は、バッファ回路をダイナミック型RAMと行アドレスバ
ッファに適用した場合について説明したが、ダイナミッ
ク型RAMにおける他のバッファ回路として、またはスタ
ティック型RAMのように他のメモリ装置のバッファ回路
として用いた場合にも同様の効果を奏し、さらに一般的
には、内部からのデータを受けて、レベル変換または波
形整形をなし、同相および逆相の信号を回路内部へ出力
するデータインバッファに適用した場合にも同様の効果
を奏する。
は、バッファ回路をダイナミック型RAMと行アドレスバ
ッファに適用した場合について説明したが、ダイナミッ
ク型RAMにおける他のバッファ回路として、またはスタ
ティック型RAMのように他のメモリ装置のバッファ回路
として用いた場合にも同様の効果を奏し、さらに一般的
には、内部からのデータを受けて、レベル変換または波
形整形をなし、同相および逆相の信号を回路内部へ出力
するデータインバッファに適用した場合にも同様の効果
を奏する。
［発明の効果］ 以上のように、この発明のバッファ回路によれば、第1,
第２および第３のトランジスタからなる第１の入力回路
を第１の電位とフリップフロップ回路の第１の入力ノー
ドとの間に接続するとともに、第4,第５および第６のト
ランジスタからなる第２の入力回路を第１の電位とフリ
ップフロップ回路の第２の入力ノードとの間に接続し、
第１の電位側に接続された第１のトランジスタのゲート
に外部アドレス信号を供給するとともに第１の電位側に
接続された第４のトランジスタのゲートの基準電位を供
給し、第１および第２の入力回路を動作状態にするため
のクロックを第２および第５のトランジスタのゲートに
供給してフリップフロップ回路を動作状態にし、さらに
第１および第２の入力回路を非動作状態とするためのク
ロックを第３および第６のトランジスタのゲートに供給
するようにしているので、フリップフロップ回路での貫
通電流を減少させることができるとともに、フリップフ
ロップ回路の動作速度を向上させ、さらにはメモリ回路
のアドレスバッファ回路として使用した場合に、アドレ
スセットアップ時間とアドレスホールド時間とに大きな
マージンを持たせることができる。
第２および第３のトランジスタからなる第１の入力回路
を第１の電位とフリップフロップ回路の第１の入力ノー
ドとの間に接続するとともに、第4,第５および第６のト
ランジスタからなる第２の入力回路を第１の電位とフリ
ップフロップ回路の第２の入力ノードとの間に接続し、
第１の電位側に接続された第１のトランジスタのゲート
に外部アドレス信号を供給するとともに第１の電位側に
接続された第４のトランジスタのゲートの基準電位を供
給し、第１および第２の入力回路を動作状態にするため
のクロックを第２および第５のトランジスタのゲートに
供給してフリップフロップ回路を動作状態にし、さらに
第１および第２の入力回路を非動作状態とするためのク
ロックを第３および第６のトランジスタのゲートに供給
するようにしているので、フリップフロップ回路での貫
通電流を減少させることができるとともに、フリップフ
ロップ回路の動作速度を向上させ、さらにはメモリ回路
のアドレスバッファ回路として使用した場合に、アドレ
スセットアップ時間とアドレスホールド時間とに大きな
マージンを持たせることができる。
第１図は、この発明の一実施例であるバッファ回路を示
す回路図である。第２図は、第１図のバッファ回路に用
いられる各種クロック信号の発生源を示すブロック図で
ある。第３図は、第１図に示したバッファ回路の動作を
説明するためのタイミングチャートである。第４図は、
第１図に示した実施例の変形例を示す回路図である。第
５図は、第４図に示した実施例の変形例を示す回路図で
ある。第６図は、第５図のバッファ回路の動作を説明す
るためのタイミングチャートである。第７図は、ダイナ
ミック型RAMの構成を示す概略ブロック図である。第８
図は、従来のバッファ回路の一例を示す回路図である。
第９図は、第８図に示したバッファ回路の動作を説明す
るためのタイミングチャートである。第10図は、従来の
バッファ回路の他の例を示す回路図である。第11図は、
第10図のバッファ回路に用いられる各種クロック信号の
発生源を示すブロック図である。第12図は、第10図のバ
ッファ回路に用いられる基準電位の発生源を示す回路図
である。第13図は、第10図に示したバッファ回路の動作
を説明するためのタイミングチャートである。第14図
は、従来のバッファ回路の他の例を示す回路図である。
第15図は、第14図のバッファ回路に用いられる各種クロ
ック信号の発生源を示すブロック図である。第16図は、
第14図に示したバッファ回路の動作を説明するためのタ
イミングチャートである。第17図は、第16図のタイミン
グチャートの一部を詳細に示す図である。 図において、１はクロック発生回路、２は列アドレスバ
ッファ、３は行アドレスバッファ、４はデータインバッ
ファ、５はデータアウトバッファ、６はメモリセルアレ
イ、７は行デコーダ、８はセンスアンプおよびI/O制御
回路、９は列デコーダ、10,11,12,13,14,18,19,20およ
び21は遅延回路、15,16,17,22,23および24はインバー
タ、100はダイナミック型RAM、IC1,IC2,IC1aおよびIC2a
は入力回路を示す。
す回路図である。第２図は、第１図のバッファ回路に用
いられる各種クロック信号の発生源を示すブロック図で
ある。第３図は、第１図に示したバッファ回路の動作を
説明するためのタイミングチャートである。第４図は、
第１図に示した実施例の変形例を示す回路図である。第
５図は、第４図に示した実施例の変形例を示す回路図で
ある。第６図は、第５図のバッファ回路の動作を説明す
るためのタイミングチャートである。第７図は、ダイナ
ミック型RAMの構成を示す概略ブロック図である。第８
図は、従来のバッファ回路の一例を示す回路図である。
第９図は、第８図に示したバッファ回路の動作を説明す
るためのタイミングチャートである。第10図は、従来の
バッファ回路の他の例を示す回路図である。第11図は、
第10図のバッファ回路に用いられる各種クロック信号の
発生源を示すブロック図である。第12図は、第10図のバ
ッファ回路に用いられる基準電位の発生源を示す回路図
である。第13図は、第10図に示したバッファ回路の動作
を説明するためのタイミングチャートである。第14図
は、従来のバッファ回路の他の例を示す回路図である。
第15図は、第14図のバッファ回路に用いられる各種クロ
ック信号の発生源を示すブロック図である。第16図は、
第14図に示したバッファ回路の動作を説明するためのタ
イミングチャートである。第17図は、第16図のタイミン
グチャートの一部を詳細に示す図である。 図において、１はクロック発生回路、２は列アドレスバ
ッファ、３は行アドレスバッファ、４はデータインバッ
ファ、５はデータアウトバッファ、６はメモリセルアレ
イ、７は行デコーダ、８はセンスアンプおよびI/O制御
回路、９は列デコーダ、10,11,12,13,14,18,19,20およ
び21は遅延回路、15,16,17,22,23および24はインバー
タ、100はダイナミック型RAM、IC1,IC2,IC1aおよびIC2a
は入力回路を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 １０１ Ｅ
Claims (2)
- 【請求項１】外部アドレス信号を受けて、前記外部アド
レス信号と同相および逆相の信号を出力するバッファ回
路であって、 第１の電位を供給する手段と、 第２の電位を供給する手段と、 第１および第２の入力ノードを有し、前記第１の電位と
第２の電位との間に接続されたフリップフロップ手段
と、 前記フリップフロップ手段を駆動するための第１のクロ
ックを発生する手段と、 前記第１のクロックを受けて前記フリップフロップ手段
を駆動する手段と、 前記第１の電位と前記第１の入力ノードとの間に直列に
接続された第1,第２および第３のスイッチング素子から
なる第１の入力回路手段と、 前記第１の電位と前記第２の入力ノードとの間に直列に
接続された第4,第５および第６のスイッチング素子から
なる第２の入力回路手段と、 前記第１の電位側に接続された前記第１のスイッチング
素子の制御端子に前記外部アドレス信号を供給する手段
と、 基準電位を発生して前記第１の電位側に接続された前記
第４のスイッチング素子の制御端子に供給する手段と、 前記第１および第２の入力回路手段を動作状態とするた
めの第２のクロックを発生して前記第２および第５のス
イッチング素子の制御端子に供給する手段と、 前記第１および第２の入力回路手段を非動作状態とする
ための第３のクロックを発生して前記第３および第６の
スイッチング素子の制御端子に供給する手段と、 前記第１の入力ノードから前記外部アドレス信号と同相
の信号を取出す手段と、 前記第２の入力ノードから前記外部アドレス信号と逆相
の信号を取出す手段とを備えた、バッファ回路。 - 【請求項２】外部アドレス信号を受けて、前記外部アド
レス信号と同相および逆相の信号を出力するバッファ回
路を動作させる方法であって、 前記バッファ回路は、 第１の電位を供給する手段と、 第２の電位を供給する手段と、 第１および第２の入力ノードを有し、前記第１の電位と
第２の電位との間に接続されたフリップフロップ手段
と、 前記第１の電位と前記第１の入力ノードとの間に直列に
接続された第1,第２および第３のスイッチング素子から
なる第１の入力回路手段と、 前記第１の電位と前記第２の入力ノードとの間に直列に
接続された第4,第５および第６のスイッチング素子から
なる第２の入力回路手段と、 前記第１の電位側に接続された前記第１のスイッチング
素子の制御端子に前記外部アドレス信号を供給する手段
と、 基準電位を発生して前記第１の電位側に接続された前記
第４のスイッチング素子の制御端子に供給する手段と、 前記第１の入力ノードから前記外部アドレス信号と同相
の信号を取出す手段と、 前記第２の入力ノードから前記外部アドレス信号と逆相
の信号を取出す手段とを備えており、 前記バッファ回路を動作させる方法は、 前記第２および第５のスイッチング素子を制御して前記
第１および第２の入力回路手段を動作状態にする第１の
ステップと、 前記フリップフロップ手段を駆動する第２のステップ
と、 前記第３および第６のスイッチング素子を制御して前記
第１および第２の入力回路手段を非動作状態にする第３
のステップとを含む、バッファ回路の動作方法。
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