JPS5939833B2

JPS5939833B2 - センス増幅器

Info

Publication number: JPS5939833B2
Application number: JP52060609A
Authority: JP
Inventors: 俊一鈴木
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-05-24
Filing date: 1977-05-24
Publication date: 1984-09-26
Also published as: US4195239A; JPS53145439A

Description

【発明の詳細な説明】本発明は、絶縁ゲート型電界効果トランジスタ、主とし
てＭＯＳ電界刻果トランジスタ（以下ＭＯＳＴと呼ぶ）
によつて構成された回路に関するもので、特に微小差信
号を増幅し、２進出力を得る回路（以下センス増幅器と
いう）に関するものである。

このような高感度センスアンプとしてはバイポーラトラ
ンジスタによる技術があるが、入力電流が必要で、プロ
セスが複雑であり、消費電力が大きく高価であつた。な
お、以下の説明はすべてＮチヤンネルＭＯＳＴで行なうが、ＰチヤネルＭＯＳＴでも、又他の
型式の絶縁ゲート型電界効果トランジスタでも、本質的
に同様である。

ＭＯＳＴを用いたダイナミツクメモリでは、高速化が要
求されるようになり、クロツク信号以外のＭＯＳメモリ
回路入力信号がＭＯＳレベル（１２Ｖ）に比し小さいＴ
ＴＬレベル（０．４〜２．４）にならざるを得ないため
に、これらの信号をＭＯＳレベルまで増幅する必要が生
じている。

又、一方メモリが大容量化されるに従いメモリセルの面
積が最も小さい１トランジスタ型メモリセルが使用され
ているが、１トランジスタ型の場合メモリセルを読出し
たとき、そのセルに記憶された２値レベル信号、すなわ
ち、１１１１，１『１の情報はデイジツト線に０．１〜
０．５Ｖ程度の小さな電位変化しか起さないため、読み
出した内容を判断するためにはこの微小信号を増巾する
増幅回路が必要となつてくる。従来、このような目的に
使用されてきたセンス増幅器としては、第１図に示され
る型式のものが使用されてきた。

すなわち、センス増幅器ＳＡ（以下図中で破線で囲んで
示した部分を称することにする）はスイツチングトラン
ジスタＳＴｌおよびＳＴ２と負荷トランジスタＲＴｌ及
びＲＴ２とからなるフリツプフロツプで構成されている
。

フリツプフロツプの入力兼出力点（以下単に出力点とい
う）Ｎ１およびＮ２は、メモリ回路のデイジツト線ＤＬ
ｌおよびＤＬ２に各々接続される。デイジツト線容量に
代表される両者の負荷容量は可能な限り等しくなるよう
に努力して設けられている。デイジツト線ＤＬ２に接続
されているメモリセルのうち１つであるメモリセルＭＣ
２を読み出そうとする時には、デイジツト線ＤＬｌに接
続されたメモリセルＭＣ，は読み出されず、基準電位発
生回路Ｓ１にょりメモリセル情報１１ｉ，１０の中間の
基準電位がデイジツト線ＤＬｌ上に発生される。

逆に、デイジツト線ＤＬｌに接続されたメモリセルＭＣ
ｌを読み出そうとする時は、デイジツト線ＤＬ２に基準
電圧発生回路Ｓ２により基準電位が発生される。第２図
は、第１図の回路の各部に印加され又は現われる各信号
波形を示したものである。

以下、第２図を利用して第１図の回路動作を述べる。

デイジツト線ＤＬｌおよびＤＬ２は時刻ｔ１以前に共に
等しい電位レベルにそろえるべく、クロツク信号φＰに
より導通させたプリチヤージ・トランジスタＰＴｌ及び
ＰＴ２を介してそれぞれプリチヤージされている。

なお、ゲートにクロツク信号φＰが印加されるトランジ
スタＴ７は、デイジツト線ＤＬｌおよびＤＬ２が等しい
レベルになる効率を良くするためめのものであり、プリ
チヤージされるレベルよりプリチヤージ用クロツク信号
φＰの電位が十分高ければ必要としない。

時刻ｔ１でプリチヤージが完了し、クロツク信号φＰが
低いレベルになつた後、アドレス信号により、例えばア
ドレス線ＡＤ２が選択され高レベルとなると、メモリセ
ルＭＣ２の情報の読み出しが行なわれる。

ここでもしアドレス線ＡＤｌを選択すればメモリセルＭ
Ｃｌを読み出すことになるのは当然であり、以下殆んど
の場合において同様の事情になるので、特段の事由が生
じない限りいずれか一方のみを説明して代表させること
とする。

アドレス線ＡＤ２が高レベルになるとデイジツト線ＤＬ
２とメモリセルＭＣ２との間に電荷のやりとりが行われ
、セル情報１１１１１，′１０１１に応じてデイジツト
線ＤＬ２上に電位の変化が表われる。

一方、デイジツト線ＤＬｌは基準電圧発生回路ＶＳｌに
よりセル情報１１１１，１０１の中間の電位が与えられ
る。この結果時刻Ｔ２以前にデイジツト線ＤＬｌおよび
ＤＬ２の間に０．１Ｖ程度の電位差が生じる。時刻Ｔ２
にクロツク信号φＡ１を高レベルにしてトランジスタＡ
Ｔを導通させ、センス増幅器ＳＡを活性化すると、デイ
ジツト線ＤＬ，およびＤＬ２の電荷は各々スイツチング
トランジスタＳＴｌおよびＳＴ２を通して放電されるが
、デイジツト線ＤＬ，およびＤＬ２間にはわずかである
が上述の如く電位差があるため、スイツチングトランジ
スタＳＴ，およびＳＴ２のオン抵抗に差が生じている。

今仮にデイジツト線ＤＬ２の方の電位が若干高いとする
と、スイツチングトランジスタＳＴ，のオン抵抗が小さ
く、よつてデイジツト線ＤＬｌの電位がより早く低いレ
ベルとなる。その結果スイツチングトランジスタＳＴ２
のオン抵抗はますます大きくなり、デイジツト線ＤＬ２
の電位の下るのを更に遅くし、デイジツト線間の電位差
を更に増幅する。この結果、フリツプフロツプの出力点
Ｎｌ，Ｎ２の間では時刻Ｔ３において大きな電位差が生
じる。従つて時刻Ｔ３でクロツク信号φＡ２を高レベル
にすると、僅かながら下りつつあつたデイジツト線ＤＬ
２の電位を負荷トランジスタＲＴ２を介して逆に押し上
げ、より高レベルにすることができる。

しかしこのときデイジツト線ＤＬ，の方は、スイツチン
グ・トランジスタＳＴｌのオン抵抗が小さいために高レ
ベルに移行することもなく引き続き低レベルを保つこと
ができる。尚以上の説明では、クロツク信号φＡ１とφ
Ａ２とを分離して説明したが、この信号は同一信号でも
動作可能である。

このような従来のフリツプ・フロツプ型センス増幅器は
、対を形成する各トランジスタや出力点に接続する負荷
が実質的に同一の性能や大きさを有することが要求され
、仮にそれらに差異があれば、センス増幅器としての感
度を劣化せしめる結果となる重大な欠点があつた。

たとえば、フリツプ・フ山ンプを構成するスイツングト
ランジスタＳＴｌ及びＳＴ２の閾値に１００ｍＶの差が
あつたとすると、このセンス増幅器では１００ｍ以下の
信号は感知できないのである。

本発明の目的は、このような欠点を除去した高感度のセ
ンス増幅器を提供することである。

より具体的には、１トランジスタ型メモリセルをメモリ
エレメントとするメモリ回路に使用するに好適なセンス
増幅器を提供することであり、又他の目的はＴＴＬレベ
ノレからＭＯＳレベノレへのレベル変換に適した増幅器
を提供することである。本発明によれば、２つの入力兼
出力点にそれぞれ接続された２つの容量性負荷に対して
、フリツプ・フロツプの交差結合を構成する２つの電界
効果型トランジスタ（以下単にトランジスタ）を電界効
果型ダイオードとして用いてプリチヤージレベルを設定
することにより高感度化したことを特徴とするフリツプ
・フロツプ型センス増幅器を得る。

本発明による典型的な実施態様としては、例えば、プリ
チヤージ手段を有する容量性負荷が接続された第１およ
び第２の入力兼出力点（以下単に出力点という）を有し
、第１の電界効果型トランジスタ（以下単にトランジス
タという）のゲートは上記第１の出力点に接続され、第
２のトランジスタのゲートは上記第２の出力点に接続さ
れ、上記第１のトランジスタのドレインは第３のトラン
ジスタを介して上記第１の出力点に接続されるとともに
第５のトランジスタを介して上記第２の出力点に接続さ
れ、上記第２のトランジスタのドレインは第４のトラン
ジスタを介して上記第２の出力点に接続されるとともに
第６のトランジスタを介して上記第１の出力点に接続さ
れ、上記第３および第４のトランジスタのゲートには第
１のクロツク信号を印加する第１のク購ンク線が接続さ
れ、上記第５および第６のトランジスタのゲートは第２
のクロツク信号を印加する第２のクロツク線に接続され
、上記第１および第２のトランジスタのソースは共通に
接続されて選択的に第１または第２の電源に接続される
手段を有し、あらかじめ上記プリチヤージ手段によりト
ランジスタの閾値以上高い電位に保たれた上記第１およ
び第２の出力点に接続された容量性負荷を、上記第１の
タロツク信号により、上記第３および第４のトランジス
タを導通せしめて上記第１および第２のトランジスタの
ドレインに接続し、それと同時に上記第１および第２の
トランジスタのソースを第１の電源（ソースを第２の電
源に接続した電界効果型ダイオードのドレインでもよい
。

以下同じ。）に接続することにより上記第１および第２
の出力点に接続された容量性負荷のプリチヤージレベル
をそれぞれ設定し、次に上記第３および第４のトランジ
スタを第１のクロツク信号により再び非導通にすると共
に上記第１および第２のトランジスタのソースを第１の
電源から切り離し、上記第５および第６のトランジスタ
を上記第２のクロツク信号によつて導通せしめることに
よつて上記第１および第２の出力点に接続された容量性
負荷に加わつた微少信号をそれぞれ上記第２および第１
のトランジスタのドレインに印加し、しかる後上記第１
および第２のトランジスタのソースを上記第２の電源に
接続して設定されたプリチヤージレベルより低いレベル
に変化させることにより、上記第１および第２の出力点
に相補的に増幅された信号として出力することを特徴と
するものがある。

以下、図面を参照して本発明を説明する。

第３図は、本発明の一実施例である。

第５および第６のトランジスタＴ５およびＴ６（本発明
で新設）が導通しているときは、第１および第２のスィ
ツチングトランジスタＳＴｌｅ及びＳＴ２ｅと負荷トラ
ンジスタＲＴｌｅおよびＲＴ２ｅとからなるリツプフロ
ツプを構成する。また第３および第４のトランジスタＴ
３およびＴ４（本発明で新設）は、ビツト線のプリチヤ
ージレベルを決定するために設けられたものである。ト
ランジスタＴ３およびＴ４の対とトランジスタＴ５およ
びＴ６の対とは、同時に導通することはなく必ず何れか
一方の対だけが導通するように、第１および第２のクロ
ツク信号φ１およびφ２で制御する。第４図は、第３図
の回路の各部に印加され又は現われる各信号波形を示し
たものである。

以下、第４図を利用して第３図の回路動作を説明する。

クロツク信号φＰｅにより、デイジツト線ＤＬ，ｅおよ
びＤＬ２Ｏは、プリチヤージ・トランジスタＰＴｌｅお
よびＰＴ２ｅを介して電圧ＶＤｌｅまでプリチヤージさ
れる。

次いでクロツク信号φＰｅを低レベルにすると、プリチ
ヤージ・トランジスタＰＴｌＯおよびＰＴ２ｅが非導通
状態になる。

次いで、第１のクロツク信号φ１が高レベルに移行する
と、デイジツト線ＤＬｌｅおよびＤＬ２Ｏにチヤージさ
れた電荷は、トランジスタＴ４からスイツチングトラン
ジスタＳＴ２ｅ（実質的にはＭＯＳダイオードとして働
く）を経てトランジスタＡＴｌＯへ、又、トランジスタ
Ｔ３からスイツチングトランジスタＳＴｌｅ（実質的に
はＭＯＳダイオードとして働く）を経てトランジスタＡ
ＴｌＯの経路を経て流れ、プリチヤージされていた電位
ＶＤｌｅに比べるとスイツチング・トランジスタＳＴｌ
ｅおよびＳＴ２ｅの閾値分以上低い第１の電源電位Ｖｌ
８に近づくように変化する。

しかし、第１のクロツク信号φ１の高レベルはプリチヤ
ージ電位ＶＤｌｅおよび第１の電源電位Ｖｌｅに比較し
て充分高くしてあるので、第１のクロツク信号φ１の高
レベル部のパルス幅が適当な大きさであれば、デイジツ
ト線ＤＬｌｅとＤＬ２ｅとは、それぞれＭＯＳ電界効果
型ダイオードＴｌＯおよびＳＴ２ｅとを介して、電源電
位Ｖｌ８に比べてスイツチング・トランジスタＳＴｌｅ
およびＳＴ２ｅの閾値分だけ高くプリチヤージされるこ
とになる。

何故ならば、トランジスタＴ３およびＴ４による抵抗成
分は小さく、スイツチング・トランジスタＳＴｌｅのゲ
ートおよびドレインにはデイジツト線ＤＬｌｅの電圧が
直接印加され、同様にデイジツト線ＤＬ２ｅの電圧がス
イツチング・トランジスタＳＴ２Ｏのゲートおよびドレ
インに直接印加されるからである。

たとえば、Ｄｌｅ＝１０，Ｖ１０−５Ｖとしスイツチン
グ・トランジスタＳＴｌｅおよびＳＴ２Ｏの閾値をそれ
ぞれ１．０および１．１とすると、デイジツト線ＤＬｌ
ｅおよびＤＬ２ｅはそれぞれ６．０Ｖおよび６．１Ｖに
プリチヤージされる。

このとき、トランジスタＳＴｌｅおよびＳＴ２Ｏのドレ
インはそれぞれ６．０Ｖおよび６．１Ｖにプリチヤージ
されているが、後述の動作をみれば明らかなように、ト
ランジスタＴ３およびＴ４が非道通になつた後に、トラ
ンジスタＳＴｌｅおよびＳＴ２ｅのドレインはそれぞれ
６．１Ｖおよび６．０にプリチヤージされることが望ま
しい。このようにすることは不可能ではないが、さらに
多数のトランジスタを附加することになる。もしこのた
めにトランジスタを付加したくないときは、トランジス
タＴ３およびＴ４が非導通になつた後もトランジスタＡ
Ｔｅを導通せしめておき、トランジスタＳＴｌｅおよび
ＳＴ２Ｏのドレイン電位を等しくする方法が簡単である
。つまり第４図のパルスφ１をトランジスタＴ３および
Ｔ４のゲートに印加し、パルスφ１をトランジスタＡＴ
ｌｅのゲートに印加すればよい。

これはトランジスタＳＴ，ｅおよびＳＴ２ｅのドレイン
間にバランス用のトランジスタを設置するのと同じ効果
を発揮し、より小面積で高速に行える利点がある。デイ
ジツト線のプリチヤージが完了した後、第１のクロツク
信号φ１を再び低レベルにし、次いで第２のクロツク信
号φ２を高レベルにすると、ビツト線ＤＬ２ｅはスイツ
チング・トランジスタＳＴｌｅのドレインに又デイジツ
ト線ＤＬ２Ｏはスイツチング・トランジスタＳＴ２ｅの
ドレインに接続される結果となり、第１図に示した従来
のセンス増幅器と同様の構成に移行するが、このとき従
来例と大きく異なる利点はデイジツト線ＤＬｌＯおよび
ＤＬ２ｅのプリチヤージレベルが不変でそれぞれ当初の
６．０及び６．１Ｖのまま維持し得ることである。

プリチヤージレベルが不変である理由は、スイツチング
・トランジスタＳＴｌｅおよびＳＴ２Ｏのドレイン部の
容量がデイジツト線容量に比較して無視できる程小さく
、また、トランジスタＴ３およびＴ４のクロツクとして
φ１Ｖを用いると、トランジスタＳＴｌｅおよびＳＴ２
Ｏのドレイン電位がバランスするからである。

以上の説明では、ＮチヤネルＭＯＳトランジスタ回路に
おける低レベル電源としてＶｌｅおよび２ｅの２つの電
源を使用したが、この中、１０はＶ２Ｏから作りうるも
のであり、たとえば第５図ａもしくはｂに示すように、
ＭＯＳダイオードを１個または複数個直列接続してその
ソース端を電源Ｖ２ｅに接続し、そのドレイン端を電源
ＶｌＯの代りに用いてもよい。

さて一方、スイツチング・トランジスタＳＴｌｅ及びＳ
Ｔ２ｅのソースは５Ｖにプリチヤージされているので、
デイジツト線ＤＬｌｅと同電位であるスイツチング・ト
ランジスタＳＴｌｅのゲートはソースより１．０Ｖ高く
、デイジツト線ＤＬ２ｅと同電位であるスイツチング・
トランジスタＳＴ２ｅのゲートはソースより１．１Ｖ高
くプリチヤージされている結果となる。

すなわちスイツチング・トランジスタＳＴｌｅおよびＳ
Ｔ２ｅのゲートは、それぞれの閾値分だけソースより高
くプリチヤージされた状態となつている。この状態で時
刻ｔ１においてアドレス線ＡＤ２ｅに印加するアドレス
信号を高レベルにすると、メモリセルＭＣ２ｅにセル情
報として貯わえられていた電荷がデイジツト線ＤＬ２Ｏ
上に流出する。

と同時に、デイジツト線ＤＬｌ８上には基準電圧発生回
路Ｓｌｅからセル情報１１１１１と１０１との中間レベ
ルの電荷が供給される。このとき、デイジツト線ＤＬｌ
ｅおよびＤＬ２ｅの電位変化分がそれぞれ−５０ｍＶと
−１００Ｖであつたとすると、スイツチング・トランジ
スタＳＴｌｅのゲートはソース電位からみて閾値より５
０ｍ低くなり、一方スイツチング・トランジスタＳＴ２
Ｏのゲートはソース電位からみて１００ｍＶ低くなり、
スイツチング・トランジスタＳＴ２ｅの方がスイツチン
グ・トランジスタＳＴｌｅより深く非導通状態になるよ
うにバイアスされることとなる。

次に時刻Ｔ２で、クロツク信号φＡｌｅを高レベルにし
てセンス増幅器ＳＡｅを活性化する。

するとスイツチング・トランジスタＳＴ，ｅおよびＳＴ
２Ｏのソースがプリチヤージレベル５Ｖから徐徐に低下
してくるが、スイツチング・トランジスタＳＴｌＯの方
が浅い非導通状態にあるためスイツチング・トランジス
タＳＴ２Ｏより一足先に導通してしまい、フリツプ・フ
ロツプの増幅効果によつて、デイジツト線ＤＬ２ｅは低
レベルに又デイジツト線ＤＬｌｅに高レベルになり、ス
イツチング・トランジスタＳＴ２ｅは非導通のままとな
る。時刻Ｔ３で、クロツク信号φＡ２Ｏを高レベルにす
ると、負荷トランジスタＲＴｌＯおよびＲＴ２ｅが導通
して、デイジツト線ＤＬｌｅの高レベルは更に上昇を続
け電源電位ＶＤ２Ｏ近くまで上昇し、一方デイジツト線
ＤＬ２８の低レベルはほぼ第２の電源電位２０（第３図
では接地電位）まで下降する。以上の動作によりデイジ
ツト線上に表われた信号差５０ｍが種子となり、この信
号が正確にあらかじめ用意した電源電位Ｖ。２Ｏと２０
との差をもつ信号として増幅されて感知されることとな
つた。

すなわち第３図に示した実施例の如く、本発明によれば
、仮にフリツプフロツプを構成するスイツチング・トラ
ンジスタＳＴｌｅおよびＳＴ２ｅの閾値にバラツキがあ
つても、その閾値のバラツキを補正するようなプリチヤ
ージ・レベルを自動的に与えることができるので、トラ
ンジスタの閾値差に左右されずに、センス増幅器を高感
度にし得る利点がある。

以上の説明では、説明を単純化し理解を容易にする意味
で、フリツプフロツプを構成するスイツチング・トラン
ジスタＳＴｌ及びＳＴ２ないしＳＴｌｅ及びＳＴ２Ｏの
値閾だけにアンバランスがあるとして説明して来たが、
センス増幅器の感度は、それ以外の要素例えばスイツチ
ング・トランジスタＳＴ，及びＳＴ２ないしＳＴｌｅ及
びＳＴ２Ｏのチヤネルコンダクタンスβによつても影響
されるのが普通である。

しかし本発明によれば、第１のクロツク信号φ１のパル
ス幅を狭くすることによつて、チヤネルコンダクタンス
βのアンバランスを実効上補正し得る効果がある。

仮に今クロツク信号φ１のパルス幅を１００ｎｓ前後に
したとすると、プリチヤージ時間が限定されることにな
る結果、デイジツト線のプリチヤージレベルにβのアン
バランスを補正するような差を持たしつつプリチヤージ
することが可能となるのである。

即ち、スイツチング・トランジスタＳＴｌｅのβが、仮
にスイツチング・トランジスタＳＴ２ｅのβよりも５％
大きいとすると、第１のクロツク信号φ，により、デイ
ジツト線ＤＬｌＯおよびＤＬ２Ｏのプリチヤージレベル
は例えばそれぞれ６．１２Ｖになる。

このときもしクロツク信号φ１のパルス幅が充分に大き
とすれば、共に６．０Ｖにプリチヤージされてしまいβ
のバランスを自動的に補正する効果は期待し得ない。次
に第２のクロツク信号φ２を高レベルにして、スイツチ
ング・トランジスタＳＴｌＯ及びＳＴ２Ｏのドレインに
接続するデイジツト線ＤＬｌＯおよびＤＬ２ｅを入れ換
えると、チヤネルコンダクタンスβが小さい方のスイツ
チング・トランジスタＳＴ２ｅのゲートはチヤネルコン
ダクタンスβが大きい方のスイツチング・トランジスタ
ＳＴｌｅのゲートより２０ｍＶだけ高くプリチヤージさ
れていることになるので、βの差は自動的に補正される
結果となる。

即ち本発明によれば、第１のクロツク信号φ１のパルス
幅を適当に設定することによつて、スイツチング・トラ
ンジスタのチヤネルコンダクタンスβのバラツキをも自
動的に補正することができる。

なお、プリチヤージ段階からセンス段階に移るとき、第
１および第２のクロツク信号φ１およびφ２のレベルが
変化することが原因となつて、第３、第４、第５および
第６のトランジスタＴ３，Ｔ４，Ｔ５およびＴ６の動作
のアンバランスや感度劣化を持たらすことを心配する向
きもあろうかと想われるが、この心配は無用である。

なぜならば、第１および第２のクロツク信号φ１および
φ２の高レベルを十分高くすることにより閾値およびチ
ヤネルコンダクタンスのバラツキの影響は無視できる位
小さくなるし、ゲートオーバーラツプ容量の差などによ
るアンバランスはプリチヤージレベルが設定されている
フリツプフロツプのノードの容量（つをリデイジツト線
容量）に比較して無視しうる程小さく感度に与える影響
は無視できるからである。以上典型的な実施例を使つて
説明したように、本発明によれば、フリツプフロツプを
構成するトランジスタの閾値やチヤネルコンダクタンス
のアンバランスがフリツプフロツプ型増幅器としての感
度に影響を与えないようにした高感度のセンス増幅器が
得られる。

又当然のことながら本発明のセンス増幅器は、１・トラ
ンジスタ・メモリで使用するセンス増幅器等に応用して
極めて効果がある。なお、第３図に示した本発明の一実
施例においては、デイジツト線ＤＬｌＯおよびＤＬ２ｅ
を信号が最終的に到達する高レベル側の電源電位ＶＤ２
ｅより低いプリチヤージ電位ＶＤｌＯにプリチヤージ電
位として第１のクロツク信号φ１のパルス幅を若干大き
くすることによつてプリチヤージ電位として最終の電源
電位ＶＤ２ｅを用いることが可能である。

また高速化をはかるためには、アドレス線選択信号ＡＤ
２ｅ（ＡＤｌＯ）や第２のク叱ンク信号φ２は第１のク
山ンク信号φ１の立下り直後に立上る方がよいし、フリ
ツプ・フロツプを活性化するクロツク信号φＡｌｅおよ
びφＡ２ｅもアドレス線選択信号ＡＤ２ｅ（ＡＤｌＯ）
の立上りと同時に立上つてもよい。

また第３図に示した実施例では、第３および第４のトラ
ンジスタＴ３およびＴ４のゲートと活性化トランジスタ
ＡＴｌｅのゲートとに同じ第１のク的ンク信号φ１を印
加するようにしたが、活性化トランジスタＡＴｌｅのゲ
ートには第１のク頭ンク信号φ１を印加し第３および第
４のトランジスタＴ３およびＴ４のゲートにはクロツタ
信号φ１と同時に立下るがクロツクφ１よりは早くから
立上るようにした別のクロツク信号φ１Ｖ（第４図には
破線で示してある）を印加するようにしてもよい。

，また以上の説明では、デイジツト線からの信号を読み
取つた後高レベルのデイジツト線を電源レベルまで上昇
させる目的でクロツク信号φＡ２Ｏを高レベルにして負
荷トランジスタＲＴｌｅ及びＲＴ２Ｏを導通させている
が、これに代えてデイジツト線とセンス増幅器の出力点
との間にトランスフア・ゲートを挿入して低電力化をは
かつてもよい。読取り後の書込みレベルの設定回路（又
は方法）としては多数のものが知られているが。

本発明による高感度化の思想が、これらの書込みレベル
設定回路（又は方法）にも適用し得ることも又当然であ
る。

【図面の簡単な説明】

第１図は従来のメモリ回路におけるセンス増幅器とその
極く周辺を示す回路図を、第２図は第１図の回路の動作
波形図を、第３図は本発明の一実施例を示す第１図相当
部の回路図を、第４図は第３図の回路の動作波形図をそ
れぞれ示す。

Claims

【特許請求の範囲】１２つの入力兼出力点（以下単に出力点という）にそ
れぞれ接続された２つの容量性負荷に対して、フリップ
・フロップの交差結合を構成する２つの電界効果型トラ
ンジスタ（以下単にトランジスタという）を電界効果型
ダイオードとして用いてプリチャージレベルを設定する
ことにより高感度化したことを特徴とするフリップ・フ
ロップ型センス増幅器。２プリチヤージ手段を有する容量性負荷が接続された
第１および第２の入力兼出力点（以下単に出力点という
）を有し、第１の電界効果型トランジスタ（以下単にト
ランジスタという）のゲートは上記第１の出力点に接続
され、第２のトランジスタのゲートは上記第２の出力点
に接続され、上記第１のトランジスタのドレインは第３
のトランジスタを介して上記第１の出力点に接続される
とともに第５のトランジスタを介して上記第２の出力点
に接続され、上記第２のトランジスタのドレインは第４
のトランジスタを介して上記第２の出力点に接続される
とともに第６のトランジスタを介して上記第１の出力点
に接続され、上記第３および第４のトランジスタのゲー
トには第１のクロック信号を印加する第１のクロック線
が接続され、上記第５および第６のトランジスタのゲー
トは第２のクロック信号を印加する第２のクロック線に
接続され、上記第１および第２のトランジスタのソース
は共通に接続されて選択的に第１または第２の電源に接
続される手段を有し、あらかじめ上記プリチヤージ手段
によりトランジスタの閾値以上高い電位に保たれた上記
第１および第２の出力点に接続された容量性負荷を、上
記第１のクロック信号により、上記第３および第４のト
ランジスタを導通せしめて上記第１及び第２のトランジ
スタのドレインに接続し、それと同時に上記第１および
第２のトランジスタのソースを第１の電源に接続するこ
とにより上記第１および第２の出力点に接続された容量
性負荷のプリチヤージレベルをそれぞれ設定し、次に上
記第３および第４のトランジスタを第１のクロック信号
により再び非導通にすると共にもしくは非導通にしてか
ら上記第１及び第２のトランジスタのソースを第１の電
源から切り離し、上記第５および第６のトランジスタを
上記第２のクロック信号によつて導通せしめることによ
つて上記第１および第２の出力点に接続された容量性負
荷に加わつた微少信号をそれぞれ上記第２および第１の
トランジスタのドレインに印加し、しかる後上記第１お
よび第２のトランジスタのソースを上記第２の電源に接
続して設定されたプリチヤージレベルより低いレベルに
変化させることにより、上記第１および第２の出力点に
相補的に増幅された信号として出力することを特徴とす
る特許請求の範囲第１項記載のセンス増幅器。３「第１の電源」として、「ドレインとゲートとを接続
し、ソースを第２の電源に接続した電界効果型ダイオー
ド」を用いたことを特徴とする特許請求の範囲第２項記
載のセンス増幅器。４「第１の電源」として、「個々のドレインとゲートと
を接続した電界効果型ダイオードを複数個直列接続し、
その一端であるソース端を第２の電源に接続したもの」
を用いたことを特徴とする特許請求の範囲第２項記載の
センス増幅器。