JPS6129071B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジス
タ、主としてMOS電界効果トランジスタ（以下
MOSTと呼ぶ）によつて構成された回路に関す
るもので、特に微小差信号を増幅し、２進出力を
得る回路（以下センス増幅器という）に関するも
のである。

このような目的には、高感度センスアンプとし
てバイボーラトランジスタを用いた回路がある
が、入力電流が必要で、プロセスが複雑であり、
高価であつた。

なお、以下の説明はすべてＮチヤンネル
MOSTで行なうが、ＰチヤンネルMOSTでも、
又他の型式の絶縁ゲート型電界効果トランジスタ
でも、本質的に同様である。

MOSTを用いたダイナミツクメモリでは、高
速化が要求されるようになり、クロツク信号以外
のMOSメモリ回路入力信号MOSレベル（12V）
に比し小さいTTLレベル（0.4〜2.4V）にならざ
るを得ないために、これらの信号をMOSレベル
まで増幅する必要が生じている。又、一方メモリ
が大容量化されるに従いメモリセルの面積が最も
小さい１トランジスタ型メモリセルが使用されて
いるが、１トランジスタ型のの場合メモリセルを
読出したとき、そのセルに記憶された２値レベル
信号、すなわち、“１”，“０”の情報はデイジツ
ト線に0.1V〜0.5V程度の小さな電位変化しか起
さないため、読み出した内容を判断するためには
この微小信号を増幅する増幅回路が必要となつて
くる。

縦来、このような目的に使用されてきたセンス
増幅器としては、第１図に示される型式のものが
使用されてきた。

すなわち、センス増幅器SA（以下図中で破線
で囲んだ部分を称することにする）はスイツチグ
トランジスタST₁およびST₂と負荷トランジスタ
PT₁及びPT₂とからなるフリツプフロツプで構成
されている。フリツプフロツプの入力兼出力点
（以下単に出力点という）N₁およびN₂は、メモリ
回路のデイジツト線DL₁およびDL₂に各々接続さ
れる。デイジツト線容量に代表される両者の負荷
容量は可能な限り等しくなるように怒力して設け
られている。

デイジツト線DL₂に接続されているメモリセル
のうちの１つであるメモリセルMC₂を読み出そう
とする時には、デイジツト線DL₁に接続されたメ
モリセルMC₁は読み出されず、基準電位発生回路
VS₁によりメモリセル情報“１”，“０”の中間の
基準電位がデイジツト線DL₁上に発生される。逆
に、デイジツト線DL₁に接続されたメモリセル
MC₁を読み出そうとする時は、デイジツト線DL₂
に基準電圧発生回路VS₂により基準電位が発生さ
れる。

第２図は、第１図の回路の各部に印加され又は
現われる各信号波形を示したものである。

以下、第２図を利用して第１図の回路動作を述
べる。

デイジツト線DL₁およびDL₂は時刻t₁以前に共
に等しい電位レベルにそろえるべく、クロツク信
号φ_Pにより導通させたプリチヤージ・トランジ
スタPT₁及びPT₂を介してそれぞれプリチヤージ
されている。

なお、ゲートにクロツク信号φ_Pが印加される
トランジスタT₇は、デイジツト線DL₁およびDL₂
が等しいレベルになる効率を良くするためのもの
であり、プリチヤージされるレベルよりプリチヤ
ージ用クロツク信号φ_Pの電位が十分高ければ必
要としない。

時刻t₁でプリチヤージが完了し、クロツク信号
φ_Pが低いレベルになつた後、アドレス信号によ
り、例えばアドレス線AD₂が選択され高レベルと
なると、メモリセルMC₂の情報の読み出しが行な
われる。

ここでもしアドレス線AD₁を選択すればメモリ
セルMC₁を読み出すことになるのは当然であり、
以下殆んどの場合において同様の事情になるの
で、特段の事由が生じない限りいずれか一方のみ
を説明して代表させることとする。

アドレス線AD₂が高レベルになるとデイジツト
線DL₂とメモリセルMC₂との間に電荷のやりとり
が行われ、セルの情報“１”，“０”に応じてデイ
ジツト線DL₂上に電位の変化が表われる。一方、
デイジツト線DL₁は基準電圧発生回路VS₁により
セル情報“１”，“０”の中間の電位が与えられ
る。この結果時刻t₂以前にデイジツト線DL₁およ
びDL₂の間に0.1V程度の電位差が生じる。

時刻t₂にクロツク信号φ_Pを高レベルにしてト
ランジスタATを導通させ、センス増幅器SAを活
性化すると、デイジツト線DL₁およびDL₂の電荷
は各々スイツチングトランジスタST₁およびST₂
を通して放電されるが、デイジツト線DL₁および
DL₂間にはわずかであるが上述の如く電位差があ
るため、スイツチングトランジスタST₁および
ST₂のオン抵抗に差が生じている。

今仮にデイジツト線DL₂の方の電位が若干高い
とすると、スイツチングトランジスタST₁のオン
抵抗が小さく、よつてデイジツト線DL₁の電位が
より早く低いレベルとなる。その結果スイツチン
グトランジスタST₂のオン抵抗はますます大きく
なり、デイジツト線DL₂の電位の下るのを更に遅
くし、デイジツト線間の電位差を更に増幅する。
この結果、フリツプフロツプの出力点N₁N₂の間
では時刻t₃において大きな電位差が生じる。

従つて時刻t₃でクロツク信号φ_A2を高レベルに
すると、僅かながら下しつつあつたデイジツト線
DL₂の電位を負荷トランジスタRT₂を介して逆に
押し上げ、より高レベルにすることができる。し
かしこのときデイジツト線DL₁の方は、スイツチ
ング・トランジスタST₁のオン抵抗が小さいため
に高レベルに移行することもなく引き続き低レベ
ルを保つことができる。

尚以上の説明では、クロツク信号φ_A1とφ_A2と
を分離して説明したが、この信号は同一信号でも
動作可能である。

このような従来のフリツプ・フロプ型センス増
幅器は、対を形成する各トランジスタや出力点に
接続する負荷が実質的に同一の性能や大きさを有
することが要求され、仮にそれらに差異があれ
ば、センス増幅器としての感度を劣化せしめる結
果となる重大な欠点があつた。

たとえば、フリツプ・フロツプを構成するスイ
ツチングトランジスタST₁及びST₂の閾値に
100mVの差があつたとすると、このセンス増幅
器では100mV以下の信号は感知できないのであ
る。

本発明の目的は、このような欠点を除去した高
感度のセンス増幅器を提供することである。

より具体的には、１トランジスタ型メモリセル
をメモリエレメントするメモリ回路に使用するに
好適なセンス増幅器を提供することであり、又他
の目的はTTLレベルからMOSレベルへのレベル
変換に適した増幅器を提供することである。プリ
チヤージ手段を有する容量性負荷が接続された第
１および第２の入力兼出力点（以下単に出力点と
いう）を有し、第１の電界効果型トランジスタ
（以下単にトランジスタという）のゲートは上記
第１の出力点に接続され、第２のトランジスタの
ゲートは上記第２の出力点に接続され、上記第１
のトランジスタは第３のトランジスタを介して上
記第１の出力点に接続されるとともに第５のトラ
ンジスタを介して上記第２の出力点に接続され、
上記第２のトランジスタのドレインは第４のトラ
ンジスタを介して上記第２の出力点に接続される
とともに第６のトランジスタを介して上記第１の
出力点に接続され、上記第３および第４のトラン
ジスタのゲートには第１のクロツク信号を印加す
る第１のクロツク線が接続され、上記第５および
第６のトランジスタのゲートは第２のクロツク信
号を印加する第２のクロツク線に接続され、上記
第１および第２のトランジスタのソースは共通に
接続されて選択的に第１の電源に接続される手段
を有し、あらかじめ上記プリチヤージ手段により
トランジスタの閾値以上高い電位に保たれた上記
第１および第２の出力点に接続された容量性負荷
を、上記第１のクロツク信号により、上記第３お
よび第４のトランジスタを導通せしめて上記第１
及び第２のトランジスタのドレインに接続してか
ら上記第１および第２のトランジスタのソースを
第１の電源に接続することにより上記第１および
第２の出力点に接続された容量性負荷のプリチヤ
ージレベルをそれぞれ設定し、次に上記第３およ
び第４のトランジスタを第１のクロツク信号によ
り再び非導通にしてから上記第１および第２のト
ランジスタのソースを第１の電源から切り離し、
上記第５および第６のトランジスタを上記第２の
クロツク信号によつて導通せしめることによつて
上記第１および第２の出力点に接続された容量性
負荷に加わつた微少信号をそれぞれ上記第２およ
び第１のトランジスタのドレインに印加し、同時
に上記第１および第２の出力点に接続された容量
性負荷をキヤパシテイブ結合で駆動して容量負荷
および上記第１および第２のトランジスタのドレ
イン電位を上昇せしめ、しかる後上記第１および
第２のトランジスタのソースを上記第１の電源に
接続して設定されたプリチヤージレベルより低い
レベルに変化させることにより、上記第１および
第２の出力点に相補的に増幅された信号として出
力することを特徴とするセンス増幅器が得られ
る。

以下、図面を参照して本発明を説明する。

第３図は、本発明の一実施例である。第５およ
び第６のトランジスタT₅およびT₆（本発明で新
設）が導通しているときは、第１および第２のス
イツチングトランジスタST_1eおよびST_2eと負荷
トランジスタRT_1eおよびRT_2eとからなるフリツ
プフロツプを構成する。また第３および第４のト
ランジスタT₃およびT₄（本発明で新設）は、ビ
ツト線のプリチヤージレベルを決定するために設
けられたものである。トランジスタT₃およびT₄
の対とトランジスタT₅およびT₆の対とは、同時
に導通することはなく必ず何れか一方の対だけが
導通するように、第１および第２のクロツク信号
φ_１およびφ_２で制御する。

第４図は、第３図の回路の各部に印加され又は
現われる各信号波形を示したものである。

以下、第４図を利用して第３図の回路動作を説
明する。

クロツク信号φ_Peにより、デイジツト線DL_1eお
よびDL_2eは、プリチヤージ・トランジスタPT_1e
およびPT_2eを介して電圧Ｖ_D1eまでプリチヤージ
される。

次いでクロツク信号φ_Peを低レベルにすると、
プリチヤージ・トランジスタPT_1eおよびＴ_2eが非
導通状態になる。

次いで、第１のクロツク信号φ_１が高レベルに
移行すると、デイジツト線DL_1eおよびDL_2eにチ
ヤージされた電荷は、トランジスタT₄からスイ
ツチングトランジスタST_2e（実質的にはMOSダ
イオードとして働く）を経てトランジスタAT_1e
へ、又、トランジスタT₃からスイツチングトラ
ンジスタST_2e（実質的にはMOSダイオードとし
て働く）を経てトランジスタAT_1eの経路を経て
流れ、プリチヤージされていた電位Ｖ_D1eに比べ
るとスイツチング・トランジスタST_1eおよび
ST_2eの閾値分以上低い第１の電源電位Ｖ_1eに近づ
くように変化する。

しかし、第１のクロツク信号φ_１の高レベルは
プリチヤージ電位Ｖ_D1eおよび第１の電源電位Ｖ_1e
に比較して充分高くしてあるので、第１のクロツ
ク信号φ_１の高レベル部のパルス幅が適当な大き
さであれば、デイジツト線DL_1eとDL_2eとは、そ
れぞれMOS電界効果型ダイオードST_1eおよび
ST_2eとを介して、電源電位Ｖ_2eに比べてスイツチ
ング・トランジスタST_1eおよびST_2eの閾値分だ
け高くプリチヤージされることになる。

何故ならば、トランジスタT₃およびT₄による
抵抗成分は小さく、スイツチング・トランジスタ
ST_1eのゲートおよびドレインにはデイジツト線
DL_1eの電圧が直接印加され、同様にデイジツト
線DL_2eの電圧がスイツチング・トランジスタ
ST_2eのゲートおよびドレインに直接印加される
からである。

たとえば、Ｖ_D1e＝10V，Ｖ_2e＝0Vとしスイツチ
ング・トランジスタST_1eおよびST_2eの閾値をそ
れぞれ1.0Vおよび1.1Vとすると、デイジツト線
DL_1eおよびDL_2eはそれぞれ1.1Vおよび1.0Vにプ
リチヤージされる。

デイジツト線のプリチヤージが完了した後、第
１のクロツク信号φ_１を再び低レベルにし、次い
で第２のクロツク信号φ_２を高レベルにすると、
ビツト線DL_2eはスイツチング・トランジスタ
ST_1eのドレインに又デイジツト線DL_2eはスイツ
チング・トランジスタST_1eのドレインに接続さ
れる結果となり、第１図に示した従来のセンス増
幅器と同様の構成に移行するが、このとき従来例
と大きく異る利点はデイジツト線DL_1eおよび
DL_2eのプリチヤージレベルが不変でそれぞれ当
初の1.1Vおよび1.0Vのまま維持し得ることであ
る。

プリチヤージレベルが不変である理由は、スイ
ツチング・トランジスタST_1eおよびST_2eのドレ
イン部分の容量がデイジツト線容量に比較して無
視できる程小さく、トランジスタT₃およびT₄が
非導通になつた後もトランジスタAT_1eが導通し
ていてトランジスタST_1eおよびAT_2eのドレイン
電位がバランスしているからである。

さて一方、スイツチング・トランジスタST_1e
およびST_2eのソースは接地されているので、デ
イジツト線DL_1eと同電位であるスイツチング・
トランジスタST_1eのゲートはソースより1.0V高
く、デイジツト線DL_2eと同電位であるスイツチ
ング・トランジスタST_2eのゲートはソースより
1.1V高くプリチヤージされている結果となる。
すなわちスイツチング・トランジスタST_1eおよ
びST_2eのゲートは、それぞれの閾値分だけソー
スより高くプリチヤージされた状態となつてい
る。またトランジスタT₅およびT₆が導通すると
き、クロツクφ_２によりキヤパシタCD₁および
CD₂を用いてデイジツト線DL_1eおよびDL_2eキヤ
パシテイブ結合で駆動するとそれぞれの電位たと
えば6.1Vおよび6.0Vになり、トランジスタST_1e
およびST_2eのソースの電位は5Vになる。この状
態で時刻t₁においてアドレス線AD_2eに印加するア
ドレス信号を高レベルにすると、メモリセル
MC_2eにセル情報として貯えられていた電荷がデ
イジツト線DL_2e上に流出する。と同時に、デイ
ジツト線DL_1e上には基準電圧発生回路VS_1eから
セル情報“１”と“０”との中間レベルの電荷が
供給される。

このとき、デイジツト線DL_1eおよびDL_2eの電
位変化分がそれぞれ−50mVと−100mVであつた
とすると、スイツチング・トランジスタST_1eの
ゲートはソース電位からみて閾値より50mV低く
なり、一方スイツチング・トランジスタST_2eの
ゲートはソース電位からみて100mV低くなり、
スイツチング・トランジスタST_2eの方がスイツ
チング・トランジスタST_1eより深く非導通状態
になるようにバイアスされることとなる。

次に時刻t₂で、クロツク信号φ_A1eを高レベルに
してセンス増幅器SA_eを活性化する。するとスイ
ツチング・トランジスタST_1eおよびST_2eのソー
スがプリチヤージレベル5Vから徐々に低下して
くるが、スイツチング・トランジスタST_1eの方
が浅い非導通状態にあるためスイツチング・トラ
ンジスタST_2eより一足先に導通してしまい、フ
リツプ・フロツプの増幅効果によつて、デイジツ
ト線DL_2eは低レベルに又デイジツト線DL_1eに高
レベルになり、スイツチング・トランジスタ
ST_2eは非導通のままとなる。

時刻t₃で、クロツク信号φ_A2eを高レベルにする
と、負荷トランジスタRT_1eおよびRT_2eが導通し
て、デイジツト線DL_1eの高レベルは更に上昇を
続け電源電位Ｖ_D2e近くまで上昇し、一方デイジ
ツト線DL_2eの低レベルはほぼ第１の電源電位Ｖ_1e
（第３図では接地電位）まで下降する。

以上の動作によりデイジツト線上に表われた信
号差50mVが種子となり、この信号が正確にあら
かじめ用意した電源電位Ｖ_D2eとＶ_1eとの差をもつ
信号として増幅されて感知されることとなつた。

すなわち第３図に示した実施例の如く、本発明
によれば、仮にフリツプ・フロツプを構成するス
イツチング・トランジスタST_1eおよびST_2eの閾
値にバラツキがあつても、その閾値のバラツキを
補正するようなプリチヤージ・レベルを自動的に
与えることができるので、トランジスタの閾値差
に左右されずに、センス増幅器を高感度にし得る
利点がある。

なお、プリチヤージ段階からセンス段階に移る
とき、第１および第２のクロツク信号φ_１および
φ_２のレベルが変化することが原因となつて、第
３，第４，第５および第６のトランジスタT₃，
T₄，T₅およびT₆の動作のアンバランスや感度劣
化を持たらすことを心配する向きもあろうかと想
われるが、この心配は無用である。なぜならば、
第１および第２のクロツク信号φ_１およびφ_２の
高レベルを十分高くすることにより閾値およびチ
ヤネルコンダクタンスのバラツキの影響は無視で
きる位小さくなるし、ゲート・オーバーラツプ容
量の差などによるアンバランスはプリチヤージレ
ベルが設定されているフリツプ・フロツプのノー
ドの容量（つまりデイジツト線容量）に比較して
無視しうる程小さく感度に与える影響は無視でき
るからである。

以上典型的な実施例を使つて説明したように、
本発明によれば、フリツプ・フロツプを構成する
トランジスタの閾値やチヤンネルコンダクタンス
のアンバランスがフリツプ・フロツプ型増幅器と
しての感度に影響を与えないようにした高感度の
センス増幅器が得られる。又当然のことながら本
発明のセンス増幅器は、１・トランジスタ・メモ
リで使用するセンス増幅器等に応用して極めて効
果がある。

なお、第３図に示した本発明の一実施例におい
ては、デイジツト線DL_1eおよびDL_2eを信号が最
終的に到達する高レベル側の電源電位Ｖ_D2eより
低いプリチヤージ電位Ｖ_D1eにプリチヤージ電位
として第１のクロツク信号φ_１のパルス幅を若干
大きくすることによつてプリチヤージ電位として
最終の電源電位Ｖ_D2eを用いることが可能であ
る。

また高速化をはかるためには、アドレス線選択
信号AD_2e（AD_1e）や第２のクロツク信号φ_２は
第１のクロツク信号φ_１の立上り直後に立上る方
がよいし、フリツプ・フロツプを活性化するクロ
ツク信号φ_A1eおよび_A2eもアドレス線選択信号
AD_2e（AD_1e）の立上りと同時に立上つてよい。

また第３図に示した実施例では、第３および第
４のトランジスタT₃およびT₄のゲートと活性化
トランジスタAT_1eのゲートに同じ第１のクロツ
ク信号φ_１を印加するようにしたが、活性化トラ
ンジスタAT_1eのゲートには第１のクロツク信号
φ_１を印加し第３および第４のトランジスタT₃
およびT₄のゲートにはクロツク信号φ_１と同時
に立下るがクロツクφ_１よりは早くから立上るよ
うにした別のクロツク信号φ_1V（第４図には破線
で示してある）を印加するようにしてもよい。

また以上の説明では、デイジツト線からの信号
を読み取つた後高レベルのデイジツト線を電源レ
ベルまで上昇させる目的でクロツク信号φ_A2eを
高レベルにして負荷トランジスタRT_1e及びRT_2e
を導通させているが、これに代えてデイジツト線
とセンス増幅器の出力点との間にトランスフア・
ゲートを挿入して低電力化をはかつてもよい。

読取り後の書込みレベルの設定回路（又は方
法）としては多数のものが知られているが、本発
明による高感度化の思想が、これらの書込みレベ
ル設定回路（又は方法）にも適用し得ることも又
当然である。

【図面の簡単な説明】

第１図は従来のメモリ回路におけるセンス増幅
器とその極く周辺を示す回路図を、第２図は第１
図の回路の動作波形図を、第３図は本発明の一実
施例を示す第１図相当部の回路図を、第４図は第
３図の回路の動作波形図をそれぞれ示す。第１図
および第３図において、破線で囲みSAおよび
SAeと記した部分をセンス増幅器と称したが説明
の便宜も考慮してのことと了解されたい。 第３図および第４図において、DL_1e，DL_2eは
デイジツト線を、Ｎ_1eおよびＮ_2eは出力兼入力点
およびその電位を、ST_1eおよびST_2eはフリツ
プ・フロツプのスイツチングトランジスタを構成
し本発明により電界効果型ダイオードとして機能
することとなつた第１および第２のトランジスタ
を、T₃，T₄，T₅，T₆は本発明で新設されたそれ
ぞれ第３，第４，第５，第６のトランジスタを、
Ｖ_2eは第１の電源（第３図では仮に接地電位とし
てある）を、AT_1eおよびAT_2eはそれぞれ第１の
電源へ接続するトランジスタを、Ｖ_D1eはプリチ
ヤージ電位を、PT_1eおよびPT_2eはプリチヤージ
トランジスタを、MC_1eおよびMC_2eはメモリセル
を、VS_1eおよびVS_2eは基準電圧発生回路を、
AD_1eおよびAD_2eはアドレス線もしくはアドレス
信号を、φ_Peはプリチヤージするクロツク信号
を、φ_１およびφ_２は第１および第２のクロツク
信号を、φ_A1eおよびφ_A2eはそれぞれ電位Ｖ_2eお
よびＶ_D2eへ向けて活性化するためのクロツク信
号を、CD₁およびCD₂はデイジツト線DL_1eおよび
DL_2eへのクロツクφ_２によるキヤパシテイブ結
合駆動のためのキヤパシタを、それぞれ示す。 第３図および第４図で添字ｅを付したものは、
それぞれ第１図および第２図で添字ｅを除いた記
号に対応している。

Claims (1)

【特許請求の範囲】
1. １ プリチヤージ手段を有する容量性負荷が接続
   された第１および第２の入力兼出力点（以下単に
   出力点という）を有し、第１の電界効果型トラン
   ジスタ（以下単にトランジスタという）のゲート
   は上記第１の出力点に接続され、第２のトランジ
   スタのゲートは上記第２の出力点に接続され、上
   記第１のトランジスタのドレインは第３のトラン
   ジスタを介して上記第１の出力点に接続されると
   ともに第５のトランジスタを介して上記第２の出
   力点に接続され、上記第２のトランジスタのドレ
   インは第４のトランジスタを介して上記第２の出
   力点に接続されるとともに第６のトランジスタを
   介して上記第１の出力点に接続され、上記第３お
   よび第４のトランジスタのゲートには第１のクロ
   ツク信号を印加する第１のクロツク線が接続さ
   れ、上記第５および第６のトランジスタのゲート
   は第２のクロツク信号を印加する第２のクロツク
   線に接続され、上記第１および第２のトランジス
   タのソースは共通に接続されて選択的に第１の電
   源に接続される手段を有し、あらかじめ上記プリ
   チヤージ手段によりトランジスタの閾値以上高い
   電位に保たれた上記第１および第２の出力点に接
   続された容量性負荷を、上記第１のクロツク信号
   により、上記第３および第４のトランジスタを導
   通せしめて上記第１及び第２のトランジスタのド
   レインに接続してから上記第１および第２のトラ
   ンジスタのソースを第１の電源に接続することに
   より上記第１および第２の出力点に接続された容
   量性負荷のプリチヤージレベルをそれぞれ設定
   し、次に上記第３および第４のトランジスタを第
   １のクロツク信号により再び非導通にしてから上
   記第１及び第２のトランジスタのソースを第１の
   電源から切り離し、上記第５および第６のトラン
   ジスタを上記第２のクロツク信号によつて導通せ
   しめることによつて上記第１および第２の出力点
   に接続された容量性負荷に加わつた微少信号をそ
   れぞれ上記第２および第１のトランジスタのドレ
   インに印加し、同時に上記第１および第２の出力
   点に接続された容量性負荷をキヤパシテイブ結合
   で駆動して容量性負荷および上記第１および第２
   のトランジスタのドレイン電位を上昇せしめ、し
   かる後上記第１および第２のトランジスタのソー
   スを上記第１の電源に接続して設定されたプリチ
   ヤージレベルより低いレベルに変化させることに
   より、上記第１および第２の出力点に相補的に増
   幅された信号として出力することを特徴とするセ
   ンス増幅器。