JP2723015B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2723015B2 JP2723015B2 JP30137593A JP30137593A JP2723015B2 JP 2723015 B2 JP2723015 B2 JP 2723015B2 JP 30137593 A JP30137593 A JP 30137593A JP 30137593 A JP30137593 A JP 30137593A JP 2723015 B2 JP2723015 B2 JP 2723015B2
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- G11C7/067—Single-ended amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に導通状態,非導通状態により2値情報を記憶するメ
モリセルの情報を読出すセンス増幅器を備えた半導体記
憶装置に関する。
特に導通状態,非導通状態により2値情報を記憶するメ
モリセルの情報を読出すセンス増幅器を備えた半導体記
憶装置に関する。
【0002】
【従来の技術】ディジット線と基準電位点との間に接続
されてこの間の接続状態が導通状態にあるか非導通状態
にあるかによって2値の情報を記憶するメモリセルの記
憶情報を読出す構成の半導体記憶装置においては、メモ
リセルからの記憶情報と対応する信号を増幅するセンス
増幅器を、電流検知型とする場合が多い。
されてこの間の接続状態が導通状態にあるか非導通状態
にあるかによって2値の情報を記憶するメモリセルの記
憶情報を読出す構成の半導体記憶装置においては、メモ
リセルからの記憶情報と対応する信号を増幅するセンス
増幅器を、電流検知型とする場合が多い。
【0003】従来のこの種の半導体記憶装置の一例を図
3に示す。
3に示す。
【0004】この半導体記憶装置は、複数のディジット
線(DL1,DL2,…)、これら複数のディジット線
と絶縁されて交差する複数のワード線(WL1,WL
2,…)、並びに複数のディジット線(DL1,DL
2,…)及びワード線(WL1,WL2,…)の交差部
に設けられ一端を対応するディジット線に他端を接地電
位点にそれぞれ接続し対応するワード線が選択レベルの
とき一端及び他端間が拡散層形成済状態となっていて導
通状態か拡散層未形成状態となっていて非導通状態かに
よって2値情報を記憶する複数のメモリセル(MC1
1,MC12,…,MC21,MC22,…)を備えた
メモリセルアレイ1と、トランジスタ(Tr21,Tr
22,…)を備え列選択信号(Y1,Y2,…)に従っ
て複数のディジット線(DL1,DL2,…)のうちの
一つを選択する列選択回路2と、ソースを電源電位VDD
点と接続し列選択回路2により選択されたディジット線
をプリチャージ信号Pに従って所定のタイミングで所定
の電位にプリチャージするPチャネル型の第1のトラン
ジスタTr31、入力端に前記選択されたディジット線
の信号を受けてこの信号と対応したレベル反転信号を出
力する反転増幅器IV31、ソースを電源電位VDD点と
接続しゲートをこの反転増幅器IV31の出力端と接続
しドレインを反転増幅器IV31の入力端と接続して反
転増幅器IV31と共にこの反転増幅器IV31の入力
端,出力端の信号レベルを保持するPチャネル型の第2
のトランジスタTr32x、及び反転増幅器IV31の
出力信号をレベル反転して出力信号OUTとして出力す
る反転増幅器IV32を備えたセンス増幅器3bとを有
する構成となっている。
線(DL1,DL2,…)、これら複数のディジット線
と絶縁されて交差する複数のワード線(WL1,WL
2,…)、並びに複数のディジット線(DL1,DL
2,…)及びワード線(WL1,WL2,…)の交差部
に設けられ一端を対応するディジット線に他端を接地電
位点にそれぞれ接続し対応するワード線が選択レベルの
とき一端及び他端間が拡散層形成済状態となっていて導
通状態か拡散層未形成状態となっていて非導通状態かに
よって2値情報を記憶する複数のメモリセル(MC1
1,MC12,…,MC21,MC22,…)を備えた
メモリセルアレイ1と、トランジスタ(Tr21,Tr
22,…)を備え列選択信号(Y1,Y2,…)に従っ
て複数のディジット線(DL1,DL2,…)のうちの
一つを選択する列選択回路2と、ソースを電源電位VDD
点と接続し列選択回路2により選択されたディジット線
をプリチャージ信号Pに従って所定のタイミングで所定
の電位にプリチャージするPチャネル型の第1のトラン
ジスタTr31、入力端に前記選択されたディジット線
の信号を受けてこの信号と対応したレベル反転信号を出
力する反転増幅器IV31、ソースを電源電位VDD点と
接続しゲートをこの反転増幅器IV31の出力端と接続
しドレインを反転増幅器IV31の入力端と接続して反
転増幅器IV31と共にこの反転増幅器IV31の入力
端,出力端の信号レベルを保持するPチャネル型の第2
のトランジスタTr32x、及び反転増幅器IV31の
出力信号をレベル反転して出力信号OUTとして出力す
る反転増幅器IV32を備えたセンス増幅器3bとを有
する構成となっている。
【0005】次にこの半導体記憶装置の動作について、
図4のタイミング図を参照しながら説明する。
図4のタイミング図を参照しながら説明する。
【0006】まず、拡散層未形成状態のメモリセルMC
12の記憶情報を読出す場合について説明する。
12の記憶情報を読出す場合について説明する。
【0007】プリチャージ信号Pを高レベルから低レベ
ルへと変化させると共に、列選択信号Y1を低レベルか
ら高レベル(選択レベル)へと変化させる。このとき、
列選択信号(Y2,…),ワード線(WL1,WL2,
…)は非選択レベルの低レベルのままである。この結
果、トランジスタTr31,Tr21はオンとなり、反
転増幅器IV31の入力端(節点N1)は電源電位VDD
レベルに、ディジット線DL1は(電源電位VDD−Tr
21のしきい値電圧)レベルにプリチャージされる。
ルへと変化させると共に、列選択信号Y1を低レベルか
ら高レベル(選択レベル)へと変化させる。このとき、
列選択信号(Y2,…),ワード線(WL1,WL2,
…)は非選択レベルの低レベルのままである。この結
果、トランジスタTr31,Tr21はオンとなり、反
転増幅器IV31の入力端(節点N1)は電源電位VDD
レベルに、ディジット線DL1は(電源電位VDD−Tr
21のしきい値電圧)レベルにプリチャージされる。
【0008】次に、プリチャージ信号Pを高レベルとし
てプリチャージを停止し、ワード線WL2を高レベル
(選択レベル)とし、このワード線WL2と接続するメ
モリセル(MC12,MC22,…)を選択状態とす
る。このとき、各ディジット線(DL1,DL2,…)
のレベルはメモリセル(MC12,MC22,…)の記
憶内容(導通状態,非導通状態)によって接地電位レベ
ル(導通状態のとき)となるか直前のレベルのまま(非
導通状態のとき)となる。ここで、列選択回路2によっ
て選択されているディジット線はDL1であるので、こ
のディジット線DL1と接続しワード線WL2によって
選択されたメモリセルMC12の記憶内容が反転増幅器
IV31に伝達される。メモリセルMC12は拡散層未
形成状態であるのでディジット線DL1と接地電位点と
の間は非導通状態となっているため、ディジット線DL
1及び節点N1はプリチャージされた電位(ほぼ電源電
位VDDの高レベル)がそのまま保持され、反転増幅器I
V31,IV32を通して電源電位VDDレベル(高レベ
ル)の出力信号OUTが出力される。このとき、ディジ
ット線DL1等にリーク電流があるとそのレベルはプリ
チャージレベルから徐々に低下しようとするが、反転増
幅器IV31の低レベルの出力をゲートに受けるトラン
ジスタTr32xはオンとなり節点N1を電源電位VDD
レベルに保持する。すなわち、トランジスタTr32
は、リーク電流を補う機能をはたす。
てプリチャージを停止し、ワード線WL2を高レベル
(選択レベル)とし、このワード線WL2と接続するメ
モリセル(MC12,MC22,…)を選択状態とす
る。このとき、各ディジット線(DL1,DL2,…)
のレベルはメモリセル(MC12,MC22,…)の記
憶内容(導通状態,非導通状態)によって接地電位レベ
ル(導通状態のとき)となるか直前のレベルのまま(非
導通状態のとき)となる。ここで、列選択回路2によっ
て選択されているディジット線はDL1であるので、こ
のディジット線DL1と接続しワード線WL2によって
選択されたメモリセルMC12の記憶内容が反転増幅器
IV31に伝達される。メモリセルMC12は拡散層未
形成状態であるのでディジット線DL1と接地電位点と
の間は非導通状態となっているため、ディジット線DL
1及び節点N1はプリチャージされた電位(ほぼ電源電
位VDDの高レベル)がそのまま保持され、反転増幅器I
V31,IV32を通して電源電位VDDレベル(高レベ
ル)の出力信号OUTが出力される。このとき、ディジ
ット線DL1等にリーク電流があるとそのレベルはプリ
チャージレベルから徐々に低下しようとするが、反転増
幅器IV31の低レベルの出力をゲートに受けるトラン
ジスタTr32xはオンとなり節点N1を電源電位VDD
レベルに保持する。すなわち、トランジスタTr32
は、リーク電流を補う機能をはたす。
【0009】次に、拡散層形成済状態のメモリセルMC
22の記憶情報を読出す場合について説明する。
22の記憶情報を読出す場合について説明する。
【0010】この場合、プリチャージ信号Pが低レベル
になると共に、列選択信号Y2が高レベル(選択レベ
ル)となり、節点N1及びディジット線DL2がほぼ電
源電位VDDレベル((VDD−しきい値電圧)も含めて)
にプリチャージされる。
になると共に、列選択信号Y2が高レベル(選択レベ
ル)となり、節点N1及びディジット線DL2がほぼ電
源電位VDDレベル((VDD−しきい値電圧)も含めて)
にプリチャージされる。
【0011】この後、プリチャージ信号Pが低レベルと
なりプリチャージが停止され、ワード線WL2が選択レ
ベルになると、選択状態のメモリセルMC22は拡散層
形成済状態であるのでディジット線DL2と接地電位点
との間は導通状態となっているため、ディジット線DL
2は接地電位レベルにディスチャージされ、節点N1、
従って出力信号OUTは接地電位レベルの低レベルとな
る。
なりプリチャージが停止され、ワード線WL2が選択レ
ベルになると、選択状態のメモリセルMC22は拡散層
形成済状態であるのでディジット線DL2と接地電位点
との間は導通状態となっているため、ディジット線DL
2は接地電位レベルにディスチャージされ、節点N1、
従って出力信号OUTは接地電位レベルの低レベルとな
る。
【0012】トランジスタTr32xは、拡散層未形成
状態(非導通状態)のメモリセルを選択したときの対応
ディジット線のリーク電流を補う程度の極めて小さい電
流駆動能力があればよく、また拡散層形成済状態(導通
状態)のメモリセルを選択したときには節点N1及び対
応ディジット線を接地電位に極力近ずける必要があるた
め、そのチャネル幅は小さく、かつチャネル長を長くし
て電流駆動能力が小さくオン抵抗が十分大きく設定され
る。
状態(非導通状態)のメモリセルを選択したときの対応
ディジット線のリーク電流を補う程度の極めて小さい電
流駆動能力があればよく、また拡散層形成済状態(導通
状態)のメモリセルを選択したときには節点N1及び対
応ディジット線を接地電位に極力近ずける必要があるた
め、そのチャネル幅は小さく、かつチャネル長を長くし
て電流駆動能力が小さくオン抵抗が十分大きく設定され
る。
【0013】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、センス増幅器3bの第2のトランジスタTr
32xが、非導通状態のメモリセルを選択したときの選
択ディジット線のリーク電流を補う程度の小さい電流駆
動能力、導通状態のメモリセルを選択したときの選択デ
ィジット線を接地電位レベルに極力近接させるため十分
大きなオン抵抗を持つように、ゲート幅が小さくゲート
長が長く設定されているので、この第2のトランジスタ
のゲート容量が大きくなり、出力端をこの第2のトラン
ジスタのゲートを接続する反転増幅器IV31の負荷容
量が大きくなって読出し動作に時間がかかるという欠点
がある。
装置では、センス増幅器3bの第2のトランジスタTr
32xが、非導通状態のメモリセルを選択したときの選
択ディジット線のリーク電流を補う程度の小さい電流駆
動能力、導通状態のメモリセルを選択したときの選択デ
ィジット線を接地電位レベルに極力近接させるため十分
大きなオン抵抗を持つように、ゲート幅が小さくゲート
長が長く設定されているので、この第2のトランジスタ
のゲート容量が大きくなり、出力端をこの第2のトラン
ジスタのゲートを接続する反転増幅器IV31の負荷容
量が大きくなって読出し動作に時間がかかるという欠点
がある。
【0014】本発明の目的は、読出し動作速度を速くす
ることができる半導体記憶装置を提供することにある。
ることができる半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のディジット線、これら複数のディジット線と
絶縁されて交差する複数のワード線、並びに前記複数の
ディジット線及びワード線の交差部に設けられ一端を対
応するディジット線に他端を基準電位点にそれぞれ接続
し対応するワード線が選択レベルのとき一端及び他端間
が導通状態か非導通状態かによって2値情報を記憶する
複数のメモリセルを備えたメモリセルアレイと、列選択
信号に従って前記複数のディジット線のうちの一つを選
択する列選択回路と、この列選択回路により選択された
ディジット線をプリチャージ信号に従って所定のタイミ
ングで所定の電位にプリチャージする第1のトランジス
タ、入力端に前記選択されたディジット線の信号を受け
てこの信号と対応したレベル反転信号を出力する反転増
幅器、ゲートをこの反転増幅器の出力端と接続しドレイ
ンを反転増幅器の入力端と接続して前記反転増幅器と共
にこの反転増幅器の入力端,出力端の信号レベルを保持
する第2のトランジスタ、及びソースに所定のレベルの
電位を受けドレインを前記第2のトランジスタのソース
と接続して導通状態にあり前記第2のトランジスタより
十分大きいオン抵抗でかつこの第2のトランジスタと同
程度の電流駆動能力で前記第2のトランジスタのソース
に前記所定のレベルの電位を伝達する第3のトランジス
タを備えたセンス増幅器とを有している。
は、複数のディジット線、これら複数のディジット線と
絶縁されて交差する複数のワード線、並びに前記複数の
ディジット線及びワード線の交差部に設けられ一端を対
応するディジット線に他端を基準電位点にそれぞれ接続
し対応するワード線が選択レベルのとき一端及び他端間
が導通状態か非導通状態かによって2値情報を記憶する
複数のメモリセルを備えたメモリセルアレイと、列選択
信号に従って前記複数のディジット線のうちの一つを選
択する列選択回路と、この列選択回路により選択された
ディジット線をプリチャージ信号に従って所定のタイミ
ングで所定の電位にプリチャージする第1のトランジス
タ、入力端に前記選択されたディジット線の信号を受け
てこの信号と対応したレベル反転信号を出力する反転増
幅器、ゲートをこの反転増幅器の出力端と接続しドレイ
ンを反転増幅器の入力端と接続して前記反転増幅器と共
にこの反転増幅器の入力端,出力端の信号レベルを保持
する第2のトランジスタ、及びソースに所定のレベルの
電位を受けドレインを前記第2のトランジスタのソース
と接続して導通状態にあり前記第2のトランジスタより
十分大きいオン抵抗でかつこの第2のトランジスタと同
程度の電流駆動能力で前記第2のトランジスタのソース
に前記所定のレベルの電位を伝達する第3のトランジス
タを備えたセンス増幅器とを有している。
【0016】また、センス増幅器に、所定のレベルの電
流を発生する定電流源回路と、ソースに所定のレベルの
電位を受けドレイン及びゲートに前記定電流源回路から
の電流を受けて第3のトランジスタと共にカレントミラ
ー回路を形成し前記第3のトランジスタに流れる電流を
制御する第4のトランジスタとを設けて構成される。
流を発生する定電流源回路と、ソースに所定のレベルの
電位を受けドレイン及びゲートに前記定電流源回路から
の電流を受けて第3のトランジスタと共にカレントミラ
ー回路を形成し前記第3のトランジスタに流れる電流を
制御する第4のトランジスタとを設けて構成される。
【0017】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0018】図1は本発明の第1の実施例を示す回路図
である。
である。
【0019】この実施例が図3に示された従来の半導体
記憶装置と相違する点は、ゲートを反転増幅器IV31
の出力端にドレインを反転増幅器IV31の入力端にそ
れぞれ接続する第2のトランジスタTr32のチャネル
長を極力短かく形成し、トランジスタTr32のソース
と電源電位VDD点との間に、ソースを電源電位VDD点と
接続しドレインをトランジスタTr32のソースと接続
しゲートを接地電位点と接続してトランジスタTr32
よりゲート長が長くオン抵抗が十分大きいPチャネル型
のトランジスタTr33を設けた点にある。
記憶装置と相違する点は、ゲートを反転増幅器IV31
の出力端にドレインを反転増幅器IV31の入力端にそ
れぞれ接続する第2のトランジスタTr32のチャネル
長を極力短かく形成し、トランジスタTr32のソース
と電源電位VDD点との間に、ソースを電源電位VDD点と
接続しドレインをトランジスタTr32のソースと接続
しゲートを接地電位点と接続してトランジスタTr32
よりゲート長が長くオン抵抗が十分大きいPチャネル型
のトランジスタTr33を設けた点にある。
【0020】この実施例において、トランジスタTr3
2,Tr33のゲート幅は、共に非導通状態のメモリセ
ルを選択したときの選択ディジット線のリーク電流を補
うだけの電流駆動能力があればよいので、従来例のトラ
ンジスタTr32xと同程度に小さく形成される。ま
た、導通状態のメモリセルを選択したときには、そのメ
モリセルによる対応ディジット線及び節点N1が、トラ
ンジスタTr33のオン抵抗のみで十分接地電位に近接
したレベルとなるように、そのオン抵抗を十分大きく設
定する。こうすることによってトランジスタTr32の
ゲート長を、現時点で製作可能な最短とすることが可能
となり、トランジスタTr32のゲート容量、すなわち
反転増幅器IV31の負荷容量を小さくすることがで
き、読出し動作速度を速くすることができる。
2,Tr33のゲート幅は、共に非導通状態のメモリセ
ルを選択したときの選択ディジット線のリーク電流を補
うだけの電流駆動能力があればよいので、従来例のトラ
ンジスタTr32xと同程度に小さく形成される。ま
た、導通状態のメモリセルを選択したときには、そのメ
モリセルによる対応ディジット線及び節点N1が、トラ
ンジスタTr33のオン抵抗のみで十分接地電位に近接
したレベルとなるように、そのオン抵抗を十分大きく設
定する。こうすることによってトランジスタTr32の
ゲート長を、現時点で製作可能な最短とすることが可能
となり、トランジスタTr32のゲート容量、すなわち
反転増幅器IV31の負荷容量を小さくすることがで
き、読出し動作速度を速くすることができる。
【0021】その他の基本的な動作は従来例と同様であ
る。
る。
【0022】図2は本発明の第2の実施例を示す回路図
である。
である。
【0023】この実施例は、第1の実施例におけるセン
ス増幅器3に、所定のレベルの電流を発生する定電流源
回路I1と、ソースを電源電位VDD点と接続しドレイン
及びゲートに定電流源回路I1からの電流を受けてトラ
ンジスタTr33と共にカレントミラー回路を形成しト
ランジスタTr33に流れる電流を制御するPチャネル
型のトランジスタTr34とを設けたものである。
ス増幅器3に、所定のレベルの電流を発生する定電流源
回路I1と、ソースを電源電位VDD点と接続しドレイン
及びゲートに定電流源回路I1からの電流を受けてトラ
ンジスタTr33と共にカレントミラー回路を形成しト
ランジスタTr33に流れる電流を制御するPチャネル
型のトランジスタTr34とを設けたものである。
【0024】例えば、定電流源回路I1の電流を1mA
とし、トランジスタTr34のチャネル長を1μm,チ
ャネル幅を1000μmとし、トランジスタTr33の
チャネル長を1μm,チャネル幅を10μmとした場
合、トランジスタTr33に流れる電流は1mA×10
/1000=10μAとなる。このようにトランジスタ
Tr33,Tr34のチャネル長,チャネル幅の比を変
えることにより、トランジスタTr33に流れる電流を
容易に制御することができる。
とし、トランジスタTr34のチャネル長を1μm,チ
ャネル幅を1000μmとし、トランジスタTr33の
チャネル長を1μm,チャネル幅を10μmとした場
合、トランジスタTr33に流れる電流は1mA×10
/1000=10μAとなる。このようにトランジスタ
Tr33,Tr34のチャネル長,チャネル幅の比を変
えることにより、トランジスタTr33に流れる電流を
容易に制御することができる。
【0025】なお、これら実施例において、トランジス
タTr32を現時点で製作可能な最小寸法のトランジス
タとして見積ると、そのゲート容量は0.025pFと
なり、これに対し従来例の回路では0.11pFとな
る。従って反転増幅器IV31の立上り,立下りのスピ
ードは、従来例を10nsとすると、本発明では2.2
nsとなる。
タTr32を現時点で製作可能な最小寸法のトランジス
タとして見積ると、そのゲート容量は0.025pFと
なり、これに対し従来例の回路では0.11pFとな
る。従って反転増幅器IV31の立上り,立下りのスピ
ードは、従来例を10nsとすると、本発明では2.2
nsとなる。
【0026】
【発明の効果】以上説明したように本発明は、入力端を
選択ディジット線と接続する反転増幅器の出力端にゲー
トを、入力端にドレインをそれぞれ接続したセンス増幅
器の第2のトランジスタのソースと電源電位点との間
に、この第2のトランジスタより十分大きいオン抵抗、
同程度の電流駆動能力を持つ第3のトランジスタを設け
た構成とすることにより、第2のトランジスタのゲート
長を製作可能な最小寸法とすることができるので、第2
のトランジスタのゲート容量、すなわち反転増幅器の負
荷容量を小さくすることができ、従って読出し動作速度
を速くすることができる効果がある。
選択ディジット線と接続する反転増幅器の出力端にゲー
トを、入力端にドレインをそれぞれ接続したセンス増幅
器の第2のトランジスタのソースと電源電位点との間
に、この第2のトランジスタより十分大きいオン抵抗、
同程度の電流駆動能力を持つ第3のトランジスタを設け
た構成とすることにより、第2のトランジスタのゲート
長を製作可能な最小寸法とすることができるので、第2
のトランジスタのゲート容量、すなわち反転増幅器の負
荷容量を小さくすることができ、従って読出し動作速度
を速くすることができる効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図4】図3に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
1 メモリセルアレイ 2 列選択回路 3,3a,3b センス増幅器 DL1,DL2 ディジット線 I1 定電流源回路 IV31,IV32 反転増幅器 MC11〜MC22 メモリセル Tr21,Tr22,Tr31〜Tr34 トランジ
スタ WL1,WL2 ワード線
スタ WL1,WL2 ワード線
Claims (2)
- 【請求項1】 複数のディジット線、これら複数のディ
ジット線と絶縁されて交差する複数のワード線、並びに
前記複数のディジット線及びワード線の交差部に設けら
れ一端を対応するディジット線に他端を基準電位点にそ
れぞれ接続し対応するワード線が選択レベルのとき一端
及び他端間が導通状態か非導通状態かによって2値情報
を記憶する複数のメモリセルを備えたメモリセルアレイ
と、列選択信号に従って前記複数のディジット線のうち
の一つを選択する列選択回路と、この列選択回路により
選択されたディジット線をプリチャージ信号に従って所
定のタイミングで所定の電位にプリチャージする第1の
トランジスタ、入力端に前記選択されたディジット線の
信号を受けてこの信号と対応したレベル反転信号を出力
する反転増幅器、ゲートをこの反転増幅器の出力端と接
続しドレインを反転増幅器の入力端と接続して前記反転
増幅器と共にこの反転増幅器の入力端,出力端の信号レ
ベルを保持する第2のトランジスタ、及びソースに所定
のレベルの電位を受けドレインを前記第2のトランジス
タのソースと接続して導通状態にあり前記第2のトラン
ジスタより十分大きいオン抵抗でかつこの第2のトラン
ジスタと同程度の電流駆動能力で前記第2のトランジス
タのソースに前記所定のレベルの電位を伝達する第3の
トランジスタを備えたセンス増幅器とを有することを特
徴とする半導体記憶装置。 - 【請求項2】 センス増幅器に、所定のレベルの電流を
発生する定電流源回路と、ソースに所定のレベルの電位
を受けドレイン及びゲートに前記定電流源回路からの電
流を受けて第3のトランジスタと共にカレントミラー回
路を形成し前記第3のトランジスタに流れる電流を制御
する第4のトランジスタとを設けた請求項1記載の半導
体記憶装置。
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