JP3398722B2 - 読出前にプリチャージ及び平衡化をするメモリ読出回路 - Google Patents

読出前にプリチャージ及び平衡化をするメモリ読出回路

Info

Publication number
JP3398722B2
JP3398722B2 JP20359993A JP20359993A JP3398722B2 JP 3398722 B2 JP3398722 B2 JP 3398722B2 JP 20359993 A JP20359993 A JP 20359993A JP 20359993 A JP20359993 A JP 20359993A JP 3398722 B2 JP3398722 B2 JP 3398722B2
Authority
JP
Japan
Prior art keywords
transistor
bit line
memory
precharge
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20359993A
Other languages
English (en)
Other versions
JPH06215586A (ja
Inventor
ゴーティエ ジャン−マリー
ミゲル イエロ エミリオ
Original Assignee
エステーミクロエレクトロニクス ソシエテ アノニム
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エステーミクロエレクトロニクス ソシエテ アノニム filed Critical エステーミクロエレクトロニクス ソシエテ アノニム
Publication of JPH06215586A publication Critical patent/JPH06215586A/ja
Application granted granted Critical
Publication of JP3398722B2 publication Critical patent/JP3398722B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の形の内のメ
モリに関するものであり、更に詳しく言えば、メモリセ
ルの状態を検出するためにに使用することができる読出
回路に関するものである。本発明は、電気的にプログラ
ム可能な不揮発性メモリ（ＥＥＰＲＯＭ、ＥＰＲＯＭ、
フラッシュＥＰＲＯＭ）を参照して説明するが、揮発性
及び不揮発性の他の種類のメモリにも使用できる。
【０００２】
【従来の技術】メモリは、同じ列のセルが１つのビット
線に接続され、同じ行のセルが１つのワード線に接続さ
れて、セルのネットワークに組織化されている。ビット
線によって、このビット線と選択したワード線の交点に
位置するメモリセルの状態について情報要素の転送を行
うことができる。読出回路は、１つの同じ読出回路に対
して複数のビット線が存在する場合にはマルチプレクサ
を介して、ビット線に接続されている。下記の説明で
は、説明を単純にするために、１つの読出回路は１つの
ビット線に接続されているものとする。
【０００３】読出回路の一般的な原理は図１に示されて
おり、その動作を以下に説明する。メモリはＥＥＰＲＯ
Ｍメモリであり、セルはその内部を電流が流れるブラン
ク状態と電流の通過を阻むプログラムされた状態を有す
ることができるものとする。情報を読み出すために、読
み出すべきセルに接続されたビット線の充電電流または
放電電流の存在を検出しようとする。このような電流
は、セルがブランクである時に存在し、セルがプログラ
ムされている時は存在しない。
【０００４】電流を検出するためには、ビット線に類似
した基準線を使用して、差動モードで動作する。基準線
は、読出段階の間、基準電流を流す。読出段階の前のプ
リチャージ段階の間、ビット線と基準線は、約１Ｖ程度
でいい電位にプリチャージされる。次に、読出段階自体
が実行され、ビット線放電電流が基準線放電電流と比較
される。これによって、選択したセルがブランクである
かプログラムされているかを決定することができる。好
ましくは、電流／電圧変換器を使用して、ビット線放電
電流を電圧に変換し、それによって、電圧差動増幅器を
使用して比較を実施することができる。
【０００５】図１は、従来技術の読出回路の１例の概略
図である。ワード線ＷＬとビット線ＢＬとの交点に位置
するメモリセルＣＭはワード線によって選択され、次
に、ビット線に情報要素を送る。ビット線ＢＬは、プリ
チャージ段階で、プリチャージトランジスタＴ１によっ
て電圧でプリチャージされる。このプリチャージトラン
ジスタＴ１は、ビット線にプリチャージ電流を与える一
方、プリチャージ電位を所定の値、好ましくは約１Ｖの
範囲内に制限する機能を有する。
【０００６】特に寄生容量の観点からビット線の特性に
極めて類似した特性を有する基準線ＬＲは、また、プリ
チャージトランジスタＴ２によって約１Ｖの電圧値にプ
リチャージされる。読出段階の間、この基準線は、ブラ
ンクメモリセルによって消費される電流に等しい電流を
消費する。基準線は、読み出されるべきセルと同じワー
ド線によってアドレスされるブランク基準セルの列のビ
ット線とすることができる。
【０００７】トランジスタＴ１及びＴ２は、好ましく
は、Ｎチャネルトランジスタであり、それらのソース
は、ビット線及び基準線にそれぞれ接続されている。説
明を単純にするために、トランジスタＴ１及びＴ２のゲ
ートは、バイアス電圧源Ｖ１に接続されるものとして図
示されている。電圧Ｖ１の値は、線ＬＲ及びＢＬをプリ
チャージする電圧の上限を決定する。
【０００８】セルの状態を読み出すために、ビット線に
よって消費された電流と基準電流との間で比較を実施す
る。より詳しく言えば、ビット線によって消費された電
流を通常ブランクセルによって消費される電流の一部で
ある基準電流に比較する。
【０００９】このため、トランジスタＴ１及びＴ２のド
レインは、コピー比ｋが１より小さい電流ミラーの２つ
のアームによって給電される。電流ミラーの第１のアー
ムは、コピートランジスタＴ３を有する。第２のアーム
は、基準トランジスタＴ４を有する。コピートランジス
タは、基準トランジスタ内を流れる電流をコピーする。
コピー比ｋは、トランジスタの幾何学的形状の比であ
り、好ましくは、比ｋは１より小さく、好ましくは、１
／２であると思われる。
【００１０】コピートランジスタＴ３は、ソースが回路
の高電圧供給端子（端子Ａ）に接続されたＰチャネルト
ランジスタである。この端子は、通常、低電圧供給端子
より高い約５Ｖのレベルにある。コピートランジスタの
ドレインは、第１のプリチャージトランジスタＴ１のド
レインに接続されている。
【００１１】同様に、基準トランジスタＴ４は、Ｐチャ
ネルトランジスタであり、その幾何学的形状はＴ３より
大きく、そのソースは端子Ａに接続され、ドレインは第
２のプリチャージトランジスタＴ２のドレインに接続さ
れている。
【００１２】トランジスタＴ３及びＴ４のゲートは接続
されており、基準トランジスタのゲートはそのドレイン
に接続されている（ダイオードの形）。従って、標準的
な電流ミラー回路となる。
【００１３】差動増幅器ＡＤの入力は、トランジスタＴ
３及びＴ４のドレインに接続されており、従って、これ
らの２つのドレインでの電位の間の差を測定する。Ｔ３
及びＴ４内の電流比が幾何学的形状比ｋである時、この
差は０である。電流比がｋとは異なると、０とは異な
る。増幅器ＡＤの出力は、電流比がｋより大きいか小さ
いかを示す信号を発生させる。
【００１４】また、平衡化トランジスタＴ５は、プリチ
ャージ段階に続いて、読出段階の前に行われる平衡化段
階で、差動増幅器の端子の差動入力電圧を零設定するた
めに備えられる。この平衡化段階によって、前の読出段
階中にメモリセルで読み出された論理状態とは無関係
に、増幅器ＡＤの入力での差動電圧差を可能な限り０に
近い値に減少させることができる。トランジスタＴ５
は、例えば、平衡化段階ＥＱの間導通されるＮチャネル
トランジスタである。
【００１５】
【発明が解決しようとする課題】読出回路に期待される
品質としては、特に、プリチャージ、平衡化及び読出段
階で十分な速度が得られることがあり、この速度はさら
に読出感度、すなわち、電流の小さな変化を検出する回
路の能力に関係する。
【００１６】速度と読み出された情報の正確さの必要性
の間でより良好な妥協策を得るために、本発明は、平衡
化回路及びその読出回路の他の部分との関係を変更する
ことによって読出回路を改良せんとするものである。
【００１７】
【課題を解決するための手段】本発明によると、メモリ
セルが接続された少なくとも１つのビット線と、差動増
幅器、読出段階の前にビット線をプリチャージする手段
及び読出段階前に差動増幅器の入力電位を平衡させる手
段を備える読出回路とを備える集積回路の形のメモリで
あって、上記平衡化手段は、入力が上記差動増幅器の出
力に接続され、平衡化段階の間差動増幅器の出力電圧を
無効にしようとする方向にビット線内に充電電流を導入
するように接続されるホロワ増幅器を備えることを特徴
とするメモリが提案される。
【００１８】言い換えれば、ビット線のプリチャージと
基準線のプリチャージを平衡させて差動増幅器の入力で
零の差動電圧を得るために、平衡化段階で使用するもの
は、差動増幅器の入力間の単純な短絡回路ではなく、差
動増幅器の出力と入力の１つとの間のネガティブフィー
ドバックであって、このネガティブフィードバックはビ
ット線のプリチャージに作用する。
【００１９】一般的に、ビット線に類似した基準線と、
第１のビット線プリチャージトランジスタと、第２の基
準線プリチャージトランジスタとがあり、ホロワ増幅器
の出力は、平衡化段階中、第１のプリチャージトランジ
スタに接続される。原則的に、ビット線と基準線は、読
出段階中に、ビット線放電電流と基準線放電電流の比較
を可能にする電流比較手段に接続される。これらの比較
手段は、基準トランジスタ及びコピートランジスタと共
に、１とは異なるコピー比を有する電流ミラーを使用す
ることがある。
【００２０】この場合、ゲートが固定電位に接続され、
コピートランジスタと第１のプリチャージトランジスタ
との間に直列接続された第１の中間トランジスタと、ゲ
ートが第１の中間トランジスタと同じ電位に接続され、
基準トランジスタと第２のプリチャージトランジスタと
の間に直列接続された第２の中間トランジスタとを備え
ることが好ましい。これらの中間トランジスタは、それ
らのゲート電位が固定されて、直列接続されており、電
流ミラーのアームの動的抵抗を大きくし、それによっ
て、電流ミラーのアーム内の電流の変化の検出の速度を
速くするために使用される。本発明のその他の特徴及び
利点は、添付図面を参照して行う以下の実施例の説明か
ら明らかになろう。
【００２１】
【実施例】図２は、平衡化トランジスタＴ５が取り除か
れており、ホロワ増幅器ＡＳが加えられている点で図１
とは異なる。このホロワ増幅器の入力は差動増幅器ＡＤ
の出力Ｓに接続されており、その出力はプリチャージト
ランジスタの１つ、好ましくは、読み出されるセルに対
応するビット線に接続されたトランジスタＴ１のドレイ
ンに接続されている。
【００２２】このホロワ増幅器ＡＳは、読出段階ＬＣＴ
の前に平衡化段階ＥＱの間のみアクティブになる。他の
段階、特に読出段階中、その出力は、高インピーダンス
として作動し、従って、電流ミラーの第１のアームから
電流を取り出すか、または、そこに電流を注入する。ホ
ロワ増幅器のアクティブ化命令は、平衡化段階ＥＱを決
定するクロック信号を受ける。このホロワ増幅器は、差
動増幅器の出力電圧を無効にしようとする方向に、差動
増幅器ＡＤの入力の電位を大きくするまたは小さくする
ようにビット線のプリチャージを変更するネガティブフ
ィードバックループの主構成要素を構成している。
【００２３】従って、ネガティブフィードバックループ
は、図１でトランジスタＴ５に求められる役割を果たそ
うするが、その方法は非常に異なる。すなわち、作用
は、まず第１に差動増幅器の入力からではなく、直接出
力からとられ、第２に作用はビット線の追加的な充電電
流の注入または除去によって行われ、ビット線と基準線
とを短絡させることによってではない。
【００２４】ホロワ増幅器ＡＳのアクティブ化は、相補
的なプリチャージ動作として作用すると考えられ、従っ
て、読出段階前に２つの別々な段階（プリチャージ及び
平衡化）を備えることは必ずしも必要ではない。平衡化
段階だけでプリチャージ段階と同様に作用し、同時に平
衡化機能を満たすので、単一の平衡化段階だけにするこ
ともできる。
【００２５】このため、Ｔ１及びＴ２の制御ゲートを、
プリチャージ段階中にアクティブにされる回路によって
ではなく、単一の一定のバイアス電位Ｖ１によって制御
されるものとして図示した。例えば、線ＬＲ及びＢＬの
電位を約１Ｖに制限するＶ１＝２ボルトである。トラン
ジスタＴ１及びＴ２は、図１のように、ビット線及び基
準線のプリチャージ電圧を約１Ｖに制限する電圧リミタ
として作用する。
【００２６】回路は、下記のように動作する。プリチャ
ージ段階の間、ビット線及び基準線は、約１Ｖの電位に
される。プリチャージ段階中に印加される電圧Ｖ１の値
によって、この電位の値を制御することができる。次
に、平衡化段階中、ホロワ増幅器ＡＳはアクティブにさ
れ、差動増幅器の出力の状態に応じてビット線の電荷を
変更する。ビット線の電荷の変更は、増幅器ＡＤの出力
を零にしようとする。従って、差動増幅器の平衡化が、
読出段階の直前に得られる。この時、増幅器の出力は、
前の読出時のこの出力がとった論理状態とは無関係にほ
とんど零の電圧を与える。
【００２７】読出段階中、ホロワ増幅器は、非アクティ
ブ化される（高インピーダンスの出力）。読出電圧のワ
ード線への印加には、下記の２つの効果が考えられる。
読み出されるセルがブランクセルである時、この時、セ
ルはビット線を電流ｉで放電しようとする。しかし、電
流ｉは同時に基準線内を流れているので、電流ミラーは
ビット線内に電流ｋ・ｉ（ｋは１より小さい）を流すよ
うに制御する。トランジスタＴ１のドレインは、零電位
に降下しようとし、一方、トランジスタＴ２のドレイン
は、ほとんど、供給電圧Ｖccより低い閾値電圧のレベル
のままである。差動増幅器ＡＤは、第１の状態に切り換
えられる。読出セルがプログラムされている時、ビット
線放電電流は全く流れないが、コピートランジスタＴ３
は放電電流をｋ・ｉにしようとする。トランジスタＴ３
は飽和され、Ｔ１のドレイン電位をＶccまで上昇させよ
うとする。差動増幅器ＡＤは他の方向に切り換えられ
る。
【００２８】図３に示した改良した実施例では、追加ト
ランジスタＴ６が、プリチャージトランジスタＴ１のド
レインとコピートランジスタＴ３のドレインとの間に挿
入されている。同様に、トランジスタＴ７が、プリチャ
ージトランジスタＴ２と基準トランジスタＴ４との間に
挿入されている。これらのトランジスタは、直列接続で
ある。すなわち、それらのゲートは、それらトランジス
タを導通状態にさせる固定電位にある。これらのトラン
ジスタは、好ましくは、Ｐチャネルトランジスタであ
り、そのゲートは回路の給電電圧の低い電位にある（ア
ース端子Ｂ）。ホロワ増幅器ＡＤの出力は、プリチャー
ジトランジスタＴ１と追加のトランジスタＴ６との接合
点に接続されている。
【００２９】これらのトランジスタの利点は、ビット線
と差動増幅器の入力との間に動的モードで高い抵抗イン
ピーダンスを導入することにある。このインピーダンス
は、トランジスタＴ１（ホロワ増幅器の存在によって高
い寄生容量を有する）のドレイン）と差動増幅器の入力
（低い寄生容量を有する）との間に反結合を設定する。
その結果、読出段階中にビット線に現れる電圧の不均衡
は、高く増幅された状態で、差動増幅器の端子に再転送
される。従って、読出の速度が速くなる。
【図面の簡単な説明】
【図１】 公知の技術の読出回路を図示したものであ
る。
【図２】 本発明の１実施例による読出回路を図示した
ものである。
【図３】 別の実施例による読出回路を図示したもので
ある。
【符号の説明】
ＷＬ ワード線 ＢＬ ビット線 ＬＲ 基準線 ＡＤ 差動増幅器 ＡＳ ホロワトランジスタ Ｔ１、Ｔ２ プリチャージトランジスタ Ｔ３ コピートランジスタ Ｔ４ 基準トランジスタ Ｔ５ 平衡化トランジスタ Ｔ６、Ｔ７ 追加トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−252594（ＪＰ，Ａ) 特開 昭63−239689（ＪＰ，Ａ) 特開 昭63−113889（ＪＰ，Ａ) 特開 昭63−900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 G11C 11/409 G11C 11/41

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルが接続された少なくとも１つ
    のビット線と、差動増幅器、読出段階の前に上記ビット
    線をプリチャージする手段及び読出段階前に上記差動増
    幅器の入力電位を平衡させる手段を備える読出回路とを
    備える集積回路形のメモリであって、上記平衡化手段
    は、入力が上記差動増幅器の出力に接続され、平衡化段
    階の間に該差動増幅器の出力電圧を無効にしようとする
    方向にビット線内に充電電流を導入するように接続され
    るホロワ増幅器を備えることを特徴とするメモリ。
  2. 【請求項２】 ビット線と同様な基準線と、 第１のビット線プリチャージトランジスタと、 第２の基準線プリチャージトランジスタとを備え、 上記ホロワ増幅器の出力は、平衡化段階の間、第１のプ
    リチャージトランジスタに接続されていることを特徴と
    する請求項１に記載のメモリ。
  3. 【請求項３】 上記プリチャージトランジスタのゲート
    は、プリチャージ段階の間基準電位に接続されているこ
    とを特徴とする請求項２に記載のメモリ。
  4. 【請求項４】 上記ビット線と上記基準線が、読出段階
    中にビット線放電電流と基準線放電電流の比較をするこ
    とができる電流比較手段に接続されていることを特徴と
    する請求項２または３に記載のメモリ。
  5. 【請求項５】 上記比較手段は、上記の第２のプリチャ
    ージトランジスタによって上記基準線に接続された基準
    トランジスタとその基準トランジスタの電流をコピーす
    るトランジスタとを備え、そのコピートランジスタは上
    記第１のプリチャージトランジスタによって上記ビット
    線に接続されていることを特徴とする請求項４に記載の
    メモリ。
  6. 【請求項６】 ゲートが固定電位に接続された上記第１
    の中間トランジスタは、上記コピートランジスタと上記
    第１のプリチャージトランジスタとの間に直列接続され
    ていることを特徴とする請求項５に記載のメモリ。
  7. 【請求項７】 上記第１の中間トランジスタはＰチャネ
    ルトランジスタであり、そのゲートは低い供給電位に接
    続されていることを特徴とする請求項６に記載のメモ
    リ。
  8. 【請求項８】 ゲートが上記の同じ固定電位に接続され
    ている第２の中間トランジスタは、上記基準トランジス
    タと上記第２のプリチャージトランジスタとの間に直列
    接続されていることを特徴とする請求項６又は７に記載
    のメモリ。
JP20359993A 1992-07-24 1993-07-26 読出前にプリチャージ及び平衡化をするメモリ読出回路 Expired - Fee Related JP3398722B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9209199A FR2694119B1 (fr) 1992-07-24 1992-07-24 Circuit de lecture pour mémoire, avec recharge et équilibrage avant lecture.
FR9209199 1992-07-24

Publications (2)

Publication Number Publication Date
JPH06215586A JPH06215586A (ja) 1994-08-05
JP3398722B2 true JP3398722B2 (ja) 2003-04-21

Family

ID=9432266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20359993A Expired - Fee Related JP3398722B2 (ja) 1992-07-24 1993-07-26 読出前にプリチャージ及び平衡化をするメモリ読出回路

Country Status (5)

Country Link
US (3) US5581511A (ja)
EP (1) EP0585150B1 (ja)
JP (1) JP3398722B2 (ja)
DE (1) DE69300064T2 (ja)
FR (1) FR2694119B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9423035D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics Voltage boost circuit for a memory device
US6108237A (en) 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
ATE218003T1 (de) * 1995-02-10 2002-06-15 Micron Technology Inc Schneller leseverstärker für einen flash-speicher
US5663915A (en) * 1995-06-07 1997-09-02 United Memories, Inc. Amplifier and method for sensing having a pre-bias or coupling step
JPH09153285A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 増幅回路および相補型増幅回路
US6330186B2 (en) * 1996-02-19 2001-12-11 Citizen Watch Co, Ltd. Non-volatile semiconductor memory device having electrically programable memory matrix array
FR2752324B1 (fr) * 1996-08-08 1998-09-18 Sgs Thomson Microelectronics Memoire non volatile en circuit-integre a lecture rapide
FR2760888B1 (fr) * 1997-03-11 1999-05-07 Sgs Thomson Microelectronics Circuit de lecture pour memoire adapte a la mesure des courants de fuite
IT1298939B1 (it) * 1998-02-23 2000-02-07 Sgs Thomson Microelectronics Amplificatore di rilevamento statico a retroazione per memorie non volatili
US6370057B1 (en) 1999-02-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor memory device having plate lines and precharge circuits
KR100287884B1 (ko) * 1998-11-26 2001-05-02 김영환 반도체 메모리소자의 센싱회로 및 그를 이용한센싱방법
IT1307686B1 (it) * 1999-04-13 2001-11-14 St Microelectronics Srl Circuito di lettura per celle di memoria non volatile senzalimitazioni della tensione di alimentazione.
DE10019481C1 (de) * 2000-04-19 2001-11-29 Infineon Technologies Ag Schaltungsanordnung zum Auslesen einer Speicherzelle mit einem ferroelektrischen Kondensator
US6747892B2 (en) * 2000-11-21 2004-06-08 Sandisk Corporation Sense amplifier for multilevel non-volatile integrated memory devices
NL1016779C2 (nl) * 2000-12-02 2002-06-04 Cornelis Johannes Maria V Rijn Matrijs, werkwijze voor het vervaardigen van precisieproducten met behulp van een matrijs, alsmede precisieproducten, in het bijzonder microzeven en membraanfilters, vervaardigd met een dergelijke matrijs.
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
JP2003085966A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置の読み出し回路
JP2003085968A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置の読み出し回路
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
US6590804B1 (en) * 2002-07-16 2003-07-08 Hewlett-Packard Development Company, L.P. Adjustable current mode differential amplifier
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
JP4028840B2 (ja) * 2003-12-17 2007-12-26 シャープ株式会社 半導体読み出し回路
US7369450B2 (en) * 2006-05-26 2008-05-06 Freescale Semiconductor, Inc. Nonvolatile memory having latching sense amplifier and method of operation
JP5607870B2 (ja) * 2008-04-25 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 電流センス回路及びこれを備えた半導体記憶装置
EP2299450B1 (en) * 2009-09-18 2013-03-27 STMicroelectronics Srl Sense-amplifier circuit for non-volatile memories that operates at low supply voltages
CN102314951A (zh) * 2010-06-30 2012-01-11 四川和芯微电子股份有限公司 电流检测方法
IT201700114539A1 (it) * 2017-10-11 2019-04-11 St Microelectronics Srl Circuito e metodo di lettura con migliorate caratteristiche elettriche per un dispositivo di memoria non volatile

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2569054B1 (fr) * 1984-08-10 1986-11-28 Eurotechnique Sa Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre
US4598389A (en) * 1984-10-01 1986-07-01 Texas Instruments Incorporated Single-ended CMOS sense amplifier
US4813023A (en) * 1986-10-21 1989-03-14 Brooktree Corporation System employing negative feedback for decreasing the response time of a cell
US5058069A (en) * 1987-03-03 1991-10-15 Thomson Semiconducteurs Device for addressing of redundant elements of an integrated circuit memory
FR2611972B1 (fr) * 1987-03-03 1989-05-19 Thomson Semiconducteurs Procede d'adressage d'elements redondants d'une memoire integree et dispositif permettant de mettre en oeuvre le procede
EP0312142B1 (en) * 1987-10-12 1992-09-02 Koninklijke Philips Electronics N.V. Read circuit for a delay circuit
FR2629248B1 (fr) * 1988-03-25 1992-04-24 Sgs Thomson Microelectronics Procede de test de memoire a programmation unique et memoire correspondante
US5204838A (en) * 1988-10-28 1993-04-20 Fuji Xerox Co., Ltd. High speed readout circuit
JPH0371495A (ja) * 1989-08-11 1991-03-27 Sony Corp 紫外線消去型不揮発性メモリ装置
US5027003A (en) * 1989-12-29 1991-06-25 Texas Instruments Incorporated Read/write switching circuit
US5189322A (en) * 1990-03-28 1993-02-23 Advanced Micro Devices, Inc. Low-power sense amplifier with feedback
FR2670061B1 (fr) * 1990-11-30 1996-09-20 Bull Sa Procede et dispositif de transfert de signaux binaires differentiels et application aux additionneurs a selection de retenue.
FR2698998B1 (fr) * 1992-12-09 1995-02-03 Sgs Thomson Microelectronics Mémoire eeprom organisée en mots de plusieurs bits.

Also Published As

Publication number Publication date
FR2694119B1 (fr) 1994-08-26
EP0585150A1 (fr) 1994-03-02
US5581511A (en) 1996-12-03
DE69300064D1 (de) 1995-03-23
US5638332A (en) 1997-06-10
FR2694119A1 (fr) 1994-01-28
EP0585150B1 (fr) 1995-02-15
DE69300064T2 (de) 1995-06-22
JPH06215586A (ja) 1994-08-05
US5544114A (en) 1996-08-06

Similar Documents

Publication Publication Date Title
JP3398722B2 (ja) 読出前にプリチャージ及び平衡化をするメモリ読出回路
KR930008640B1 (ko) 비휘발성 메모리용 감지 증폭기
US4973864A (en) Sense circuit for use in semiconductor memory
JP4283769B2 (ja) 少なくとも２つの明確な抵抗状態を有するメモリ用の検知増幅器
KR100369278B1 (ko) 연상 메모리(ｃａｍ)
US7082069B2 (en) Memory array with fast bit line precharge
US4654831A (en) High speed CMOS current sense amplifier
US4727519A (en) Memory device including a clock generator with process tracking
JPH08227586A (ja) 集積回路メモリ装置
JP2008513924A (ja) 事前充電回路を有するｍｒａｍセンス増幅器及び検知方法
JP4531150B2 (ja) 半導体記憶装置
JP2003308698A (ja) 不揮発性半導体メモリ装置
US20020136067A1 (en) Semiconductor memory device having a hierarchical bit line architecture
US5477484A (en) Semiconductor memory having a high speed sense amplifier
KR100245244B1 (ko) 반도체 기억장치
JPH0917183A (ja) 半導体記憶装置
JP3532721B2 (ja) 定電圧発生回路
KR100272903B1 (ko) 반도체 기억 장치
US4195239A (en) Flip-flop comprising two field effect transistors controllably connected to nodes of the flip-flop and then crosswise to serve as a sense amplifier
US4766333A (en) Current sensing differential amplifier
US7082058B2 (en) Non-volatile semiconductor memory device having sense amplifier with increased speed
US5982673A (en) Secondary sense amplifier with window discriminator for self-timed operation
JP2810398B2 (ja) 半導体メモリ
JP2643298B2 (ja) 半導体メモリのセンスアンプ駆動装置及びその駆動方法
KR940008139B1 (ko) 반도체 메모리 장치의 데이타 감지 증폭회로

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021126

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees