JP2810398B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2810398B2 JP2810398B2 JP1038733A JP3873389A JP2810398B2 JP 2810398 B2 JP2810398 B2 JP 2810398B2 JP 1038733 A JP1038733 A JP 1038733A JP 3873389 A JP3873389 A JP 3873389A JP 2810398 B2 JP2810398 B2 JP 2810398B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体メモリ、特にダイナミック・ランダ
ム・アクセス・メモリ（Ｄ−RAM）に関し、選択された
メモリセルの読み出しを高感度及び高速に行うセンスア
ンプの構成に関するものである。
ム・アクセス・メモリ（Ｄ−RAM）に関し、選択された
メモリセルの読み出しを高感度及び高速に行うセンスア
ンプの構成に関するものである。
（ロ）従来の技術 一般に折り返しビット線方式のＤ−RAMにおいては、
ワード線によって選択されたメモリセルがビット線に接
続され、それによってビット線対に生じた微弱な電位差
をフリップフロップ型のセンスアンプで増幅し信号を読
み出していた。
ワード線によって選択されたメモリセルがビット線に接
続され、それによってビット線対に生じた微弱な電位差
をフリップフロップ型のセンスアンプで増幅し信号を読
み出していた。
第７図は、このようなセンスアンプを用いた従来のＤ
−RAMの回路図である。
−RAMの回路図である。
図において、メモリセル（１）の配置されたビット線
対BL,▲▼にはセンスアンプ（２）と、ビット線イ
コライズ用のMOSトランジスタ（３）と、ビット線プリ
チャージ用のMOSトランジスタ（４）（５）が接続され
ている。
対BL,▲▼にはセンスアンプ（２）と、ビット線イ
コライズ用のMOSトランジスタ（３）と、ビット線プリ
チャージ用のMOSトランジスタ（４）（５）が接続され
ている。
センスアンプ（２）は、直列接続されたＮチャンネル
型のMOSトランジスタ（６）とＰチャンネル型のMOSトラ
ンジスタ（７）と、直列接続されたＮチャンネル型のMO
Sトランジスタ（８）とＰチャンネル型のMOSトランジス
タ（９）とから構成され、直列接続された各々のMOSト
ランジスタ（６）（７）のゲート及びドレインとMOSト
ランジスタ（８）（９）のゲート及びドレインが互いに
クロス接続され、その接続点がセンスノードとして各々
ビット線対BL,▲▼に接続される。また、MOSトラン
ジスタ（６）（８）のソースは共通接続されて、センス
制御信号φSNで制御されるMOSトランジスタ（10）を介
して接地され、MOSトランジスタ（７）（９）のソース
は共通接続されて、センス制御信号φSPで制御されるMO
Sトランジスタ（11）を介して電源VDDに接続される。
型のMOSトランジスタ（６）とＰチャンネル型のMOSトラ
ンジスタ（７）と、直列接続されたＮチャンネル型のMO
Sトランジスタ（８）とＰチャンネル型のMOSトランジス
タ（９）とから構成され、直列接続された各々のMOSト
ランジスタ（６）（７）のゲート及びドレインとMOSト
ランジスタ（８）（９）のゲート及びドレインが互いに
クロス接続され、その接続点がセンスノードとして各々
ビット線対BL,▲▼に接続される。また、MOSトラン
ジスタ（６）（８）のソースは共通接続されて、センス
制御信号φSNで制御されるMOSトランジスタ（10）を介
して接地され、MOSトランジスタ（７）（９）のソース
は共通接続されて、センス制御信号φSPで制御されるMO
Sトランジスタ（11）を介して電源VDDに接続される。
ビット線イコライズ用のMOSトランジスタ（３）は、
ビット線BL,▲▼を短絡して等電位にするものであ
り、Ｎチャンネル型で構成され、そのゲートにはプリチ
ャージ信号φＰが印加される。
ビット線BL,▲▼を短絡して等電位にするものであ
り、Ｎチャンネル型で構成され、そのゲートにはプリチ
ャージ信号φＰが印加される。
ビット線プリチャージ用のMOSトランジスタ（４）
（５）は、スタンバイ時にビット線BL,▲▼を一定
の電圧、例えばVDD/2にプリチャージするものであり、
Ｎチャンネル型で構成され、そのゲートにはプリチャー
ジ信号φＰが印加される。
（５）は、スタンバイ時にビット線BL,▲▼を一定
の電圧、例えばVDD/2にプリチャージするものであり、
Ｎチャンネル型で構成され、そのゲートにはプリチャー
ジ信号φＰが印加される。
次に、第７図に示された回路の動作を説明する。ロー
アドレス制御信号▲▼（図示せず）が“H"レベル
の間、すなわち、スタンバイ時には、プリチャージ信号
φＰが“H"レベルにあり、MOSトランジスタ（３）
（４）（５）によって、ビット線BL,▲▼はプリチ
ャージ電圧発生回路（図示せず）によって作成されたV
DD/2に保持されている。また、センスアンプ（２）を駆
動する共通ラインSN及びSPも同様にVDD/2にプリチャー
ジされる。
アドレス制御信号▲▼（図示せず）が“H"レベル
の間、すなわち、スタンバイ時には、プリチャージ信号
φＰが“H"レベルにあり、MOSトランジスタ（３）
（４）（５）によって、ビット線BL,▲▼はプリチ
ャージ電圧発生回路（図示せず）によって作成されたV
DD/2に保持されている。また、センスアンプ（２）を駆
動する共通ラインSN及びSPも同様にVDD/2にプリチャー
ジされる。
ローアドレス制御信号▲▼が“L"レベルに立ち
下がると、まず、プリチャージ信号φＰが“L"レベルに
なり、MOSトランジスタ（３）（４）（５）はすべてオ
フし、ビット線BL,▲▼はフローティングとなる。
次に、ワード線WLの一本が“H"レベルになって、メモリ
セル（１）の情報がビット線BL又は▲▼のいずれか
に読み出されると、ビット線BLと▲▼間にわずかな
電位差が生じる。そして、センス制御信号φSNが“H"レ
ベル、センス制御信号φSPが“L"レベルになるとセンス
アンプ（２）のセンス動作が開始され、ビット線BLと▲
▼の電位差が拡大される。
下がると、まず、プリチャージ信号φＰが“L"レベルに
なり、MOSトランジスタ（３）（４）（５）はすべてオ
フし、ビット線BL,▲▼はフローティングとなる。
次に、ワード線WLの一本が“H"レベルになって、メモリ
セル（１）の情報がビット線BL又は▲▼のいずれか
に読み出されると、ビット線BLと▲▼間にわずかな
電位差が生じる。そして、センス制御信号φSNが“H"レ
ベル、センス制御信号φSPが“L"レベルになるとセンス
アンプ（２）のセンス動作が開始され、ビット線BLと▲
▼の電位差が拡大される。
上述のＤ−RAMは、特開昭63−140488号公報に詳細に
記載されている。
記載されている。
（ハ）発明が解決しようとする課題 近年、Ｄ−RAMの大容量化に伴いメモリセルの小型化
及び高集積化が図られている。このような大容量のＤ−
RAMに於いては、小型のメモリセルからデータを正確に
読み出すために高感度のセンスアンプが必要となる。
及び高集積化が図られている。このような大容量のＤ−
RAMに於いては、小型のメモリセルからデータを正確に
読み出すために高感度のセンスアンプが必要となる。
ところが、第７図に示されたセンスアンプを高感度に
するためには、センスアンプ（２）を構成するMOSトラ
ンジスタ（６）（７）（８）（９）のチャンネル長GLを
長くしてMOSトランジスタ（６）（７）（８）（９）の
特性をそろえる必要がある。しかし、チャンネル長GLを
長くするとセンス速度が低下する問題がある。
するためには、センスアンプ（２）を構成するMOSトラ
ンジスタ（６）（７）（８）（９）のチャンネル長GLを
長くしてMOSトランジスタ（６）（７）（８）（９）の
特性をそろえる必要がある。しかし、チャンネル長GLを
長くするとセンス速度が低下する問題がある。
（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであ
り、所定のゲート長を有し互いにクロス接続された一対
のMOSトランジスタを有する高感度センスアンプと、該
高感度センスアンプのMOSトランジスタのゲート長より
短いゲート長を有し互いにクロス接続された一対のMOS
トランジスタを含む高速センスアンプとを備えることに
より、ビット線に読み出されたメモリセルの情報を高感
度且つ高速にセンスすることを目的とする。
り、所定のゲート長を有し互いにクロス接続された一対
のMOSトランジスタを有する高感度センスアンプと、該
高感度センスアンプのMOSトランジスタのゲート長より
短いゲート長を有し互いにクロス接続された一対のMOS
トランジスタを含む高速センスアンプとを備えることに
より、ビット線に読み出されたメモリセルの情報を高感
度且つ高速にセンスすることを目的とする。
（ホ）作 用 上述の手段によれば、ビット線に読み出されたメモリ
セルの情報による電位差を高感度センスアンプでセンス
増幅した後、高速センスアンプにより高速にその電位差
を拡大することが可能となる。
セルの情報による電位差を高感度センスアンプでセンス
増幅した後、高速センスアンプにより高速にその電位差
を拡大することが可能となる。
また、ビット線と高速センスアンプを直結し、高速セ
ンスアンプと、高感度センスアンプの間に分離トランジ
スタを設けることにより、高感度センスアンプからみた
ビット線の容量アンバランスがセンス動作に与える影響
を低減することができる。
ンスアンプと、高感度センスアンプの間に分離トランジ
スタを設けることにより、高感度センスアンプからみた
ビット線の容量アンバランスがセンス動作に与える影響
を低減することができる。
更に、ビット線と高感度センスアンプを直結し、高感
度センスアンプと高速センスアンプの間に分離トランジ
スタを設けることにより、高感度センスアンプの動作後
分離トランジスタにより両者を分離して高速センスアン
プを動作することが可能となり、高速センスアンプのセ
ンス結果をカラムアドレスデータで高速にアクセスする
ことができる。
度センスアンプと高速センスアンプの間に分離トランジ
スタを設けることにより、高感度センスアンプの動作後
分離トランジスタにより両者を分離して高速センスアン
プを動作することが可能となり、高速センスアンプのセ
ンス結果をカラムアドレスデータで高速にアクセスする
ことができる。
（ヘ）実施例 第１図は本発明の実施例を示すＤ−RAMの回路図であ
る。
る。
一対のビット線BL,▲▼とワード線WL1〜WLnの交
点には、交互にダイナミックメモリセル（12）が接続さ
れ、また、ビット線BL,▲▼にはプリチャージ用の
ＮチャンネルMOSトランジスタ（13）（14）とイコライ
ズ用のＮチャンネルMOSトランジスタ（15）が接続され
ると共に高感度センスアンプ（16）、高速センスアンプ
（17）及びカラム線CLnによって選択される選択用のMOS
トランジスタ（18）が接続される。
点には、交互にダイナミックメモリセル（12）が接続さ
れ、また、ビット線BL,▲▼にはプリチャージ用の
ＮチャンネルMOSトランジスタ（13）（14）とイコライ
ズ用のＮチャンネルMOSトランジスタ（15）が接続され
ると共に高感度センスアンプ（16）、高速センスアンプ
（17）及びカラム線CLnによって選択される選択用のMOS
トランジスタ（18）が接続される。
MOSトランジスタ（13）（14）（15）は、プリチャー
ジ信号φＰによって制御され、スタンバイ状態におい
て、MOSトランジスタ（13）（14）は、ビット線BL,▲
▼をプリチャージ電圧VP（本実施例では電源電圧VDD
の1/2である）にプリチャージし、MOSトランジスタ（1
5）は、ビット線BL,▲▼を短絡して等電位にするも
のである。
ジ信号φＰによって制御され、スタンバイ状態におい
て、MOSトランジスタ（13）（14）は、ビット線BL,▲
▼をプリチャージ電圧VP（本実施例では電源電圧VDD
の1/2である）にプリチャージし、MOSトランジスタ（1
5）は、ビット線BL,▲▼を短絡して等電位にするも
のである。
高感度センスアンプ（16）は、ゲートとドレインが互
いにクロス接続されたＮチャンネルのMOSトランジスタ
（19）（20）とＰチャンネルのMOSトランジスタ（21）
（22）で構成されたＣ−MOSフリップフロップ型のセン
スアンプであり、MOSトランジスタ（19）（20）のソー
スとMOSトランジスタ（21）（22）のソースは、各々、
センスアンプ駆動線SN1とSP1に接続される。センスアン
プ駆動線SN1は、センス制御信号φSN1によって制御され
るＮチャンネルMOSトランジスタ（23）によって接地さ
れ、センスアンプ駆動線SP1は、センス制御信号φSP1に
よって制御されるＰチャンネルMOSトランジスタ（24）
によって電源電圧VDDに接続される。また、センスアン
プ駆動線SP1及びSN1は、スタンバイ状態では、ビット線
BL,▲▼と同様にプリチャージ電圧VPにプリチャー
ジされている。
いにクロス接続されたＮチャンネルのMOSトランジスタ
（19）（20）とＰチャンネルのMOSトランジスタ（21）
（22）で構成されたＣ−MOSフリップフロップ型のセン
スアンプであり、MOSトランジスタ（19）（20）のソー
スとMOSトランジスタ（21）（22）のソースは、各々、
センスアンプ駆動線SN1とSP1に接続される。センスアン
プ駆動線SN1は、センス制御信号φSN1によって制御され
るＮチャンネルMOSトランジスタ（23）によって接地さ
れ、センスアンプ駆動線SP1は、センス制御信号φSP1に
よって制御されるＰチャンネルMOSトランジスタ（24）
によって電源電圧VDDに接続される。また、センスアン
プ駆動線SP1及びSN1は、スタンバイ状態では、ビット線
BL,▲▼と同様にプリチャージ電圧VPにプリチャー
ジされている。
一方、高速センスアンプ（17）は、高感度センスアン
プ（16）と同様にＮチャンネルMOSトランジスタ（25）
（26）とＰチャンネルMOSトランジスタ（27）（28）で
構成され、MOSトランジスタ（25）（26）のソースとMOS
トランジスタ（27）（28）のソースは、各々センスアン
プ駆動線SN2とSP2に接続される。センスアンプ駆動線SN
2とSP2は、センス制御信号φSN2とφSP2で制御されるMO
Sトランジスタ（29）（30）に各々接続され、スタンバ
イ状態では前述と同様にプリチャージ電圧VPにプリチャ
ージされている。
プ（16）と同様にＮチャンネルMOSトランジスタ（25）
（26）とＰチャンネルMOSトランジスタ（27）（28）で
構成され、MOSトランジスタ（25）（26）のソースとMOS
トランジスタ（27）（28）のソースは、各々センスアン
プ駆動線SN2とSP2に接続される。センスアンプ駆動線SN
2とSP2は、センス制御信号φSN2とφSP2で制御されるMO
Sトランジスタ（29）（30）に各々接続され、スタンバ
イ状態では前述と同様にプリチャージ電圧VPにプリチャ
ージされている。
この高感度センスアンプ（16）と高速センスアンプ
（17）の違いは、構成するMOSトランジスタにある。即
ち、高感度センスアンプ（16）を構成するMOSトランジ
スタ（19）（20）（21）（22）のゲート長GLは、長く形
成され、高速センスアンプ（17）を構成するMOSトラン
ジスタ（25）（26）（27）（28）のゲート長GLは短く形
成される。具体的には、本実施例においては、MOSトラ
ンジスタ（19）（20）（21）（22）のゲート長GLは2.0
μｍ程度に形成され、MOSトランジスタ（25）（26）（2
7）（28）のゲート長GLは1.2μｍ程度に形成される。従
って、ゲート長GLの長いMOSトランジスタ（19）（20）
（21）（22）のオン抵抗は高くなるため、動作開始時に
ビット線BL,▲▼へ流れ込む電流及び流れ出す電流
がゆるやかになり、センスアンプ（16）は高感度とな
る。また、ゲート長の短いMOSトランジスタ（25）（2
6）（27）（28）のオン抵抗は小さくなるため、動作開
始時にビット線BL,▲▼へ流れ込む及び流れ出す電
流が急激となり、センスアンプ（17）は高速となる。
（17）の違いは、構成するMOSトランジスタにある。即
ち、高感度センスアンプ（16）を構成するMOSトランジ
スタ（19）（20）（21）（22）のゲート長GLは、長く形
成され、高速センスアンプ（17）を構成するMOSトラン
ジスタ（25）（26）（27）（28）のゲート長GLは短く形
成される。具体的には、本実施例においては、MOSトラ
ンジスタ（19）（20）（21）（22）のゲート長GLは2.0
μｍ程度に形成され、MOSトランジスタ（25）（26）（2
7）（28）のゲート長GLは1.2μｍ程度に形成される。従
って、ゲート長GLの長いMOSトランジスタ（19）（20）
（21）（22）のオン抵抗は高くなるため、動作開始時に
ビット線BL,▲▼へ流れ込む電流及び流れ出す電流
がゆるやかになり、センスアンプ（16）は高感度とな
る。また、ゲート長の短いMOSトランジスタ（25）（2
6）（27）（28）のオン抵抗は小さくなるため、動作開
始時にビット線BL,▲▼へ流れ込む及び流れ出す電
流が急激となり、センスアンプ（17）は高速となる。
また、MOSトランジスタ（23）（24）のゲート幅GWは
狭まく、MOSトランジスタ（29）（30）のゲート幅GWは
広く形成される。
狭まく、MOSトランジスタ（29）（30）のゲート幅GWは
広く形成される。
次に、第１図に示された回路の動作タイミングを第２
図を参照して説明する。
図を参照して説明する。
まず、カラムアドレス制御信号▲▼が“L"レベ
ルに立ち下がると、プリチャージ信号φＰが“L"レベル
になる。これにより、ビット線BL,▲▼はプリチャ
ージ電圧VPにプリチャージされた状態でフローティング
となる。次に、ローアドレスデータに基づいてワード線
WL1〜WLnのいずれか一本が“H"レベルになると、メモリ
セル（12）がビット線BL,▲▼の一方に接続され、
メモリセル（12）に蓄積された電荷により、バランスし
ていたビット線BLと▲▼に電位差が生じる。そし
て、センス制御信号φSP1とφSN1が同時に“L"レベルと
“H"レベルになると、MOSトランジスタ（24）（23）が
オンし、高感度センスアンプ（16）のセンス動作が開始
される。高感度センスアンプ（16）のセンス動作がある
程度進み、ビット線BLと▲▼の電位差が徐々に拡大
した時点で、センス制御信号φSP2とφSN2が“L"レベル
と“H"レベルになる。これにより、MOSトランジスタ（3
0）（29）がオンし、高速センスアンプ（17）が動作を
開始し、ビット線BLと▲▼の電位差が急激に拡大す
る。
ルに立ち下がると、プリチャージ信号φＰが“L"レベル
になる。これにより、ビット線BL,▲▼はプリチャ
ージ電圧VPにプリチャージされた状態でフローティング
となる。次に、ローアドレスデータに基づいてワード線
WL1〜WLnのいずれか一本が“H"レベルになると、メモリ
セル（12）がビット線BL,▲▼の一方に接続され、
メモリセル（12）に蓄積された電荷により、バランスし
ていたビット線BLと▲▼に電位差が生じる。そし
て、センス制御信号φSP1とφSN1が同時に“L"レベルと
“H"レベルになると、MOSトランジスタ（24）（23）が
オンし、高感度センスアンプ（16）のセンス動作が開始
される。高感度センスアンプ（16）のセンス動作がある
程度進み、ビット線BLと▲▼の電位差が徐々に拡大
した時点で、センス制御信号φSP2とφSN2が“L"レベル
と“H"レベルになる。これにより、MOSトランジスタ（3
0）（29）がオンし、高速センスアンプ（17）が動作を
開始し、ビット線BLと▲▼の電位差が急激に拡大す
る。
以上の動作でメモリセル（12）に蓄積された情報の読
み出しが完了する。
み出しが完了する。
第３図は、本発明の他の実施例を示す回路図であり、
第１図と同一部分には同一符号を付す。第１図と異なる
のは、ビット線BL,▲▼に高速センスアンプ（17）
が直結され、高感度センスアンプ（16）は分離用のMOS
トランジスタ（31）を介して高速センスアンプ（17）と
ビット線BL,▲▼に接続される点である。
第１図と同一部分には同一符号を付す。第１図と異なる
のは、ビット線BL,▲▼に高速センスアンプ（17）
が直結され、高感度センスアンプ（16）は分離用のMOS
トランジスタ（31）を介して高速センスアンプ（17）と
ビット線BL,▲▼に接続される点である。
MOSトランジスタ（31）は、タイミング信号φｉによ
って制御されるが、MOSトランジスタ（31）を常時オン
状態とすべく固定電位をゲートに印加しても良い。
って制御されるが、MOSトランジスタ（31）を常時オン
状態とすべく固定電位をゲートに印加しても良い。
MOSトランジスタ（31）を常時オン状態とする場合の
動作タイミングは、第２図と全く同じである。この場
合、MOSトランジスタ（31）は、抵抗として働き、高感
度センスアンプ（16）からみたビット線BL,▲▼の
容量のアンバランスがセンス動作の感度低下を引き起す
のを防止する。即ち、ビット線BL,▲▼に容量のア
ンバランスがあると、センス動作中のビット線BL,▲
▼のチャージとディスチャージによる電圧変化がアン
バランスになるが、MOSトランジスタ（31）が抵抗とな
ることにより、そのアンバランスが高感度センスアンプ
（16）に伝わりにくくなる。
動作タイミングは、第２図と全く同じである。この場
合、MOSトランジスタ（31）は、抵抗として働き、高感
度センスアンプ（16）からみたビット線BL,▲▼の
容量のアンバランスがセンス動作の感度低下を引き起す
のを防止する。即ち、ビット線BL,▲▼に容量のア
ンバランスがあると、センス動作中のビット線BL,▲
▼のチャージとディスチャージによる電圧変化がアン
バランスになるが、MOSトランジスタ（31）が抵抗とな
ることにより、そのアンバランスが高感度センスアンプ
（16）に伝わりにくくなる。
MOSトランジスタ（31）をタイミング信号φｉで制御
する場合には、そのタイミングは第４図に示す如くな
る。第４図のタイミングはφｉ以外はすべて第２図のタ
イミングと同一である。タイミング信号φｉは、ワード
線WL1〜WLnのいずれか一本が“H"レベルとなって、ビッ
ト線BL,▲▼に電位差が生じた後で、センス制御信
号φSP1及びφSN1によって高感度センスアンプ（16）が
動作を開始する前に、“L"レベルとなる。従って、高感
度センスアンプ（16）の動作は、MOSトランジスタ（3
1）がオフして、高速センスアンプ（17）及びビット線B
L,▲▼と切り離された状態でセンス動作を行う。こ
れにより、高感度センスアンプ（16）のセンス動作は、
ビット線BL,▲▼の容量アンバランスの影響を全く
受けずに、高感度なセンス動作となる。そして、センス
動作がある程度進んで、高感度センスアンプ（16）のセ
ンス入力端の電位差が拡大した状態で、タイミング信号
φｉが“H"レベルとなってMOSトランジスタ（31）がオ
ンすると共に、センス制御信号φSP2,φSN2により高速
センスアンプ（17）の動作が開始される。これにより、
ビット線BL,▲▼の電位差は急激に拡大する。
する場合には、そのタイミングは第４図に示す如くな
る。第４図のタイミングはφｉ以外はすべて第２図のタ
イミングと同一である。タイミング信号φｉは、ワード
線WL1〜WLnのいずれか一本が“H"レベルとなって、ビッ
ト線BL,▲▼に電位差が生じた後で、センス制御信
号φSP1及びφSN1によって高感度センスアンプ（16）が
動作を開始する前に、“L"レベルとなる。従って、高感
度センスアンプ（16）の動作は、MOSトランジスタ（3
1）がオフして、高速センスアンプ（17）及びビット線B
L,▲▼と切り離された状態でセンス動作を行う。こ
れにより、高感度センスアンプ（16）のセンス動作は、
ビット線BL,▲▼の容量アンバランスの影響を全く
受けずに、高感度なセンス動作となる。そして、センス
動作がある程度進んで、高感度センスアンプ（16）のセ
ンス入力端の電位差が拡大した状態で、タイミング信号
φｉが“H"レベルとなってMOSトランジスタ（31）がオ
ンすると共に、センス制御信号φSP2,φSN2により高速
センスアンプ（17）の動作が開始される。これにより、
ビット線BL,▲▼の電位差は急激に拡大する。
第５図は本発明の更に他の実施例を示す回路図であ
り、第１図と同一部分には同一符号を付す。第１図と異
なることは、高感度センスアンプ（16）と高速センスア
ンプ（17）を接続するビット線BL,▲▼にタイミン
グ信号φｊで制御されるＮチャンネルMOSトランジスタ
（32）を設けた点である。この実施例は、高速センスア
ンプ（17）を分離することによって、カラムアドレスに
よるアクセスを高速化するものである。
り、第１図と同一部分には同一符号を付す。第１図と異
なることは、高感度センスアンプ（16）と高速センスア
ンプ（17）を接続するビット線BL,▲▼にタイミン
グ信号φｊで制御されるＮチャンネルMOSトランジスタ
（32）を設けた点である。この実施例は、高速センスア
ンプ（17）を分離することによって、カラムアドレスに
よるアクセスを高速化するものである。
即ち、第６図のタイミング図に示す如く、高感度セン
スアンプ（16）のセンス動作がある程度進んで、ビット
線BL,▲▼の電位差が拡大した状態で、タイミング
信号φｊを“L"レベルにして、MOSトランジスタ（32）
をオフすると共に、センス制御信号φSP2,φSN2により
高速センスアンプ（17）を動作開始させるのである。こ
れにより、高速センスアンプ（17）はビット線BL,▲
▼の容量負荷から開放され、より高速のセンス動作が
行える。従って、高速センスアンプ（17）の動作が終了
すればすぐにカラムアドレスデータに基づくカラム線CL
nを一本“H"レベルにして読み出された信号を入出力線I
/O,▲▼に取り出すことが可能となる。即ち、高
速でカラムアクセスができることになる。
スアンプ（16）のセンス動作がある程度進んで、ビット
線BL,▲▼の電位差が拡大した状態で、タイミング
信号φｊを“L"レベルにして、MOSトランジスタ（32）
をオフすると共に、センス制御信号φSP2,φSN2により
高速センスアンプ（17）を動作開始させるのである。こ
れにより、高速センスアンプ（17）はビット線BL,▲
▼の容量負荷から開放され、より高速のセンス動作が
行える。従って、高速センスアンプ（17）の動作が終了
すればすぐにカラムアドレスデータに基づくカラム線CL
nを一本“H"レベルにして読み出された信号を入出力線I
/O,▲▼に取り出すことが可能となる。即ち、高
速でカラムアクセスができることになる。
一方、分離された高感度センスアンプ（16）は動作を
続け、最終的には、時間がかかりながらもセンス動作を
終了し、ビット線BL,▲▼の電位差を最大にまで拡
大する。
続け、最終的には、時間がかかりながらもセンス動作を
終了し、ビット線BL,▲▼の電位差を最大にまで拡
大する。
（ト）発明の効果 上述の如く本発明によれば、高感度センスアンプと高
速センスアンプを独立して設けることにより、各々のセ
ンスアンプを別々に最適化することが可能となり、高感
度、高速のセンスアンプ回路を実現できる。また、高速
センスアンプと高感度センスアンプとの間に分離トラン
ジスタを設けることで、ビット線容量のアンバランスに
よるセンス感度の低下を防止することができる。更に、
高速センスアンプを独立して動作させることにより、カ
ラムアクセス時間を短縮することが可能となる。
速センスアンプを独立して設けることにより、各々のセ
ンスアンプを別々に最適化することが可能となり、高感
度、高速のセンスアンプ回路を実現できる。また、高速
センスアンプと高感度センスアンプとの間に分離トラン
ジスタを設けることで、ビット線容量のアンバランスに
よるセンス感度の低下を防止することができる。更に、
高速センスアンプを独立して動作させることにより、カ
ラムアクセス時間を短縮することが可能となる。
また、分離MOSトランジスタを設けた場合でも、ビッ
ト線にはいずれか一方のセンスアンプが接続されている
ため、従来の分離MOSトランジスタの如く、ビット線に
伝達される電圧がスレッショルド電圧分低下するのを防
ぐためにゲートに電源電圧以上の電圧を印加する必要が
なくなる利点もある。
ト線にはいずれか一方のセンスアンプが接続されている
ため、従来の分離MOSトランジスタの如く、ビット線に
伝達される電圧がスレッショルド電圧分低下するのを防
ぐためにゲートに電源電圧以上の電圧を印加する必要が
なくなる利点もある。
第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示すタイミング図、第３図は本
発明の他の実施例を示す回路図、第４図は第３図に示さ
れた回路の動作を示すタイミング図、第５図は更に他の
実施例を示す回路図、第６図は第５図に示された回路の
動作を示すタイミング図、第７図は従来例を示す回路図
である。 （12）……メモリセル、（16）……高感度センスアン
プ、（17）……高速センスアンプ。
に示された回路の動作を示すタイミング図、第３図は本
発明の他の実施例を示す回路図、第４図は第３図に示さ
れた回路の動作を示すタイミング図、第５図は更に他の
実施例を示す回路図、第６図は第５図に示された回路の
動作を示すタイミング図、第７図は従来例を示す回路図
である。 （12）……メモリセル、（16）……高感度センスアン
プ、（17）……高速センスアンプ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (2)
- 【請求項１】複数のワード線と、 複数のビット線対と、 前記ワード線と前記ビット線対の間に配置されたメモリ
セルと、 前記ビット線対に各々接続されたセンスアンプ部、 を備えた半導体メモリにおいて、 前記センスアンプ部は、所定のゲート長を有し、互いに
クロス接続された一対のMOSトランジスタを含む高感度
センスアンプと、 前記高感度センスアンプのMOSトランジスタのゲート長
より短いゲート長を有し、互いにクロス接続された一対
のMOSトランジスタを含む高速センスアンプと、 前記高感度センスアンプと前記高速センスアンプの間
に、タイミング信号により制御されて各々を電気的に分
離する分離MOSトランジスタが接続され、該タイミング
信号の立ち下がりに応じて前記高感度センスアンプがセ
ンス動作を開始し、タイミング信号の立ち上がりに応じ
て前記高速センスアンプがセンス動作を開始することを
特徴とする半導体メモリ。 - 【請求項２】複数のワード線と、 複数のビット線対と、 前記ワード線と前記ビット線対の間に配置されたメモリ
セルと、 前記ビット線対に各々接続されたセンスアンプ部、 を備えた半導体メモリにおいて、 前記センスアンプ部は、所定のゲート長を有し、互いに
クロス接続された一対のMOSトランジスタを含む高感度
センスアンプと、 前記高感度センスアンプのMOSトランジスタのゲート長
より短いゲート長を有し、互いにクロス接続された一対
のMOSトランジスタを含む高速センスアンプと、 前記高感度センスアンプと前記高速センスアンプの間
に、タイミング信号により制御されて各々を電気的に分
離する分離トランジスタが接続され、前記高感度センス
アンプがセンス動作を開始した後に、該タイミング信号
の立ち下がりに応じて前記高速センスアンプがセンス動
作を開始することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038733A JP2810398B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038733A JP2810398B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218090A JPH02218090A (ja) | 1990-08-30 |
| JP2810398B2 true JP2810398B2 (ja) | 1998-10-15 |
Family
ID=12533528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038733A Expired - Lifetime JP2810398B2 (ja) | 1989-02-17 | 1989-02-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810398B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119590A (ja) * | 1990-09-10 | 1992-04-21 | Fujitsu Ltd | 半導体装置 |
| KR100702004B1 (ko) * | 2004-08-02 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| JP2009110578A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | センスアンプ制御回路及び制御方法 |
| JP2010182419A (ja) * | 2010-05-28 | 2010-08-19 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-02-17 JP JP1038733A patent/JP2810398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02218090A (ja) | 1990-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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