JPH0670878B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0670878B2
JPH0670878B2 JP57208625A JP20862582A JPH0670878B2 JP H0670878 B2 JPH0670878 B2 JP H0670878B2 JP 57208625 A JP57208625 A JP 57208625A JP 20862582 A JP20862582 A JP 20862582A JP H0670878 B2 JPH0670878 B2 JP H0670878B2
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Description

【発明の詳細な説明】 （１） 発明の技術分野 本発明は、半導体記憶装置に関し、特にビット線を複数
ブロックに分割しそれぞれのブロックごとにセンスアン
プを設けることにより、メモリセルの容量とビット線容
量との容量比を改善した半導体記憶装置に関する。
（２） 技術の背景 一般に、１個キャパシタと１個のトランジスタによって
構成されるメモリセルを用いるダイナミックランダムア
クセスメモリにおいては、メモリセルの容量に対するビ
ット線の容量の比率が小さいほどデータ読取り時におけ
るビット線電位の変化量が大きくなり、記憶情報の読取
りが確実に行なわれ記憶装置の信頼性が向上する。とこ
ろが、最近、半導体記憶装置がますます大容量化され、
各メモリセルのサイズが小さくなることによってメモリ
セルの容量が小さくなり、一方各ビット線に接続される
メモリセルの数が増大し各ビット線の長さが長くなるこ
とによりビット線容量がますます増加する傾向にある。
そのため、メモリ容量が大きくなるに応じてメモリセル
の容量とビット線容量との比率関係が悪化し信頼性が低
下する恐れがある。このような不都合を防止するために
前記容量比を小さくするための対策が要望されている。
（３） 従来技術と問題点 第１図は、従来形のダイナミックランダムアクセスメモ
リ（以下単にダイナミックRAMと称する）を部分的に示
す。同図において、▲▼およびDBはデータバス、BL
および▲▼はいわゆる折返し形ビット線（folded b
it line）を構成する１対のビット線であってそれぞれ
トランスファゲート用のトランジスタQ1およびQ2を介し
てデータバスDBおよび▲▼に接続されている。SAは
センスアンプであってビット線BLおよび▲▼に接続
されている。WL1およびWL2はワード線であり、各ワード
線WL1およびWL2とビット線BLおよび▲▼との間には
それぞれメモリセルMC1およびMC2が接続されている。CL
Aはこのようなビット線、ワード線およびメモリセルを
含むセルアレイであって、第１図においては該セルアレ
イCLAに含まれるビット線、ワード線およびメモリセル
のみが示されている。メモリセルMC1およびMC2等はそれ
ぞれ１個のトランジスタと１個のキャパシタとによって
構成されている。
第２図を参照して第１図の装置の動作を説明する。第２
図（ａ）および（ｂ）はそれぞれ、例えばメモリセルMC
1のキャパシタCS1に電荷が充電されていない場合、すな
わち情報“0"が記憶されている場合、およびキャパシタ
CS1が電源電圧VCCによって充電されている場合、すなわ
ち情報“1"が記憶されている場合の動作を示す。すなわ
ち、第２図（ａ）において、例えばワード線WL1が選択
され時刻t0においてワード線WL1の電位が立上がるとメ
モリセルMC1のトランジスタQ3がオンとなり、予め中間
電位（VCC−VSS）／２にプリチャージされた各ビット線
のうちビット線BLの電位がやや低下し、他のビット線▲
▼の電位は同じ中間電位を保持する。したがって、
ビット線BLおよび▲▼の間に電位差ΔVBLが生じ、
時刻t1においてセンスアンプイネーブル信号SAEが立上
がることによりセンスアンプSAが動作してこの電位差を
さらに拡大する。そして、ビット線▲▼の電位は前
記中間レベルの電圧とほぼ等しい値に保たれるが、ビッ
ト線BLの電位は定電位の電源電圧VSS近くまで引下げら
れる。時刻t2において、図示しないアクティブプルアッ
プ回路が動作してビット線▲▼の電位がほぼ高電位
の電源電圧VCCにまで引上げられ、この状態でコラム選
択信号CLが高レベルとなってトランジスタQ1およびQ2が
オンとなり、ビット線BLおよび▲▼の電位がそれぞ
れデータバスDBおよび▲▼に転送されてデータ読出
しが行なわれる。
また、上述においてメモリセルMC1のキャパシタCS1が高
レベルに充電されている場合、すなわち情報“1"が書込
まれている場合は、第２図（ｂ）に示すように、ワード
線WL1の電位の立上がりにより、ビット線BLの電位がビ
ット線▲▼の電位よりやや高くなりこの電位差がセ
ンスアンプおよび図示しないアクティブプルアップ回路
によって増幅拡大されてビット線BLが高レベル、ビット
線▲▼が低レベルとなり前記と同様にしてデータバ
スDBおよび▲▼にこれら各ビット線の電位が転送さ
れ読出しが行なわれる。
上述のような読出し動作によって、ワード線WL1が高レ
ベルとなった後にメモリセルMC1の記憶情報に応じてビ
ット線BLと▲▼の間に電位差ΔVBLが生じるが、こ
の電位差があまりに小さいとセンスアンプSAがこの電位
差を検知することができず、あるいはのノイズ等の影響
によって誤った検知を行なう恐れがあるので、この電位
差ΔVBLはできるだけ大きい方が望ましい。この電位差
ΔVBLは、メモリセル容量CSとビット線の容量CBLとの比
率である容量比RCによって左右される。すなわち であり となる。なお、（２）式ではVSS＝０と仮定している。
これらの式から明らかなように、差電圧ΔVBLを大きく
するためには容量比RCを小さくすることが必要であり、
一般にセンスアンプの性能としてこの差電圧が160ミリ
ボルト以上必要でありかつVCC＝4.5VとするとRCはほぼ1
4以下とすることが必要とされる。
ところが、容量比RCを小さくするにはメモリセル容量CS
を大きくし、ビット線容量CBLを小さくすることが必要
であるが、従来形の半導体記憶装置においては、高容量
化および高集積化に伴いメモリセルサイズの小型化およ
び各ビット線に接続されるメモリセル数の増大によりこ
の容量比RCはますます大きくなる傾向にあり、半導体記
憶装置により一層の高容量化および高集積化が困難であ
るという不都合があった。
（４） 発明の目的 本発明の目的は、前述の従来形における問題点にかんが
み、折返し形ビット線を有する半導体記憶装置におい
て、ビット線を複数部分に分割して各部分にセンスアン
プを接続するという構想にもとづき、ビット線容量とメ
モリセル容量との比率を改善して読出信号の信号対雑音
比を改善し、ひいては安定したセンス動作を高速に行わ
せることにある。
（５） 発明の構成 上記目的を達成するため、本発明によれば、データバス
線、該データバス線に選択的に接続される複数の折り返
し形ビット線対、複数のワード線、および該ビット線対
を構成する各ビット線と各ワード線とに接続された複数
のメモリセルを有する半導体記憶装置であって、それぞ
れの該ビット線対が少なくとも３個のブロックに分解さ
れ、各ブロック間がスイッチング回路を介して接続され
ると共に、各ブロックのビット線対に対してそれぞれセ
ンスアンプが設けられ、選択されたメモリセルに接続さ
れたビット線対を含むブロックのセンスアップを作動さ
せた後、該ブロックのビット線対に接続されたスイッチ
ング回路をオンとして該ブロックのビット線対を隣接す
るブロックのビット線対に接続し、該隣接するブロック
のセンスアンプを作動させ、以降、選択されたブロック
に隣接するスイッチング回路を順次オンとすると共に、
それに応じて接続された隣接するブロックのセンスアン
プも順次作動させるようにしたことを特徴とする半導体
記憶装置が提供される。
（６） 発明の実施例 第３図は、本発明の１実施例に係る半導体記憶装置の構
成を部分的に示す。同図の実施例においては、折返し形
のビット線対を例えば２分割し、２分割された各ブロッ
クのビット線BL1とBL2および▲▼と▲▼と
をそれぞれトランジスタQ5およびQ6で接続している。分
割ビット線BL1および▲▼間にはセンスアンプSA1
が接続され、他の分割ビット線BL2および▲▼間
にはセンスアンプSA2がそれぞれ接続されている。分割
ビット線BL1および▲▼とワード線WL1との間には
メモリセルMC1等が接続されてメモリセルアレイCLA1を
構成している。また、分割ビット線BL2および▲
▼とワード線WL2との間にはメモリセルMC2等が接続され
メモリセルアレイCLA2を構成している。分割ビット線BL
1および▲▼はそれぞれトランジスタQ1およびL2
を介してデータバスDBおよび▲▼に接続されてい
る。
第４図を参照して第３図の回路の動作を説明する。例え
ば、メモリセルアレイCLA1のメモリセルMC1が選択され
たものとすると、時刻t0においてワード線WL1の電位が
立上がり、メモリセルMC1のトランジスタQ3がオンとな
る。この時例えばメモリセルMC1に情報“0"が書込まれ
ているとすると、ビット線▲▼の電位は（VCC−V
SS）／２の中間レベルのままであり、一方ビット線BL1
の電位は分割ビット線▲▼の容量とメモリセル容
量CS1の容量比によって決定される電位差ΔVBL1だけ低
下する。そして時刻t1において、センスアンプイネーブ
ル信号SAE1が立上がることによりセンスアンプSA1が活
性化され分割ビット線BL1および▲▼の電位差が
拡大される。その後、時刻t2において制御信号BSCが立
上げられ、トランスファゲートを構成するトランジスタ
Q5およびQ6がオンとなる。これにより、分割ビット線BL
1および▲▼からの電位が他の分解ビット線BL2お
よび▲▼に転送され、時刻t3においてセンスアン
プイネーブル信号SAE2が立上げられてセンスアンプSA2
が活性化される。これにより、分割ビット線BL2および
▲▼の電位差がさらに拡大され、分割ビット線▲
▼２の電位はほぼ中間レベルに、そして分割ビッ
ト線BL2の電位はほぼ低電位の電源電圧VSSになる。その
後、時刻t4において図示しないアクティブプルアップ回
路が動作し分割ビット線▲▼したがって分割ビッ
ト線▲▼の電位が高電位の電源電圧VCCまで引き
上げられる。そしてその後、コラム選択信号CLが高レベ
ルとなりトランジスタQ1およびQ2がオンとなって分割ビ
ット線BL1,BL2および▲▼，▲▼の電位が
それぞれデータバスDBおよび▲▼に転送されて読出
しが行なわれる。
第３図の実施例においては、ビット線容量とメモリセル
容量との容量比RCをほぼ第１図の従来形の場合の１／２
に低下させることが可能となり、記憶装置の信頼性を大
幅に向上させることが可能となる。また、第３図の実施
例において、メモリセルアレイCLA2内のメモリセルが選
択された場合は、当初のセンスアンプSA2を活性化しビ
ット線BL2および▲▼の電位差を拡大した後に制
御信号BSCを高レベルとし、分割ビット線BL2および▲
▼の電位をそれぞれ分割ビット線▲▼および
▲▼に転送した後他のセンスアンプSA1を活性化
する。いずれのセンスアンプを先に活性化するかはいず
れのメモリセルアレイのメモリセルが選択されたかによ
って決定され、例えばワードアドレス信号の値に応じて
決定することができる。なお、メモリセルアレイCLA1の
メモリセルが選択され場合は、分割ビット線BL1および
▲▼をそれぞれBL2および▲▼に接続する
ことなく各データバスDBおよび▲▼に接続するよう
にしてもよい。
第５図は、本発明の他の実施例を示す。同図の実施例に
おいては、各ビット線を４分割し、各分割ビット線ごと
にそれぞれセンスアンプが接続されている。すなわち、
分割ビット線BL1および▲▼にはセンスアンプSA1
が、分割ビット線BL2および▲▼にはセンスアン
プSA2が、分割ビット線BL3および▲▼にはセンス
アンプSA3が、そして分割ビット線BL4および▲▼
にはセンスアンプSA4がそれぞれ接続されている。ま
た、４分割されたそれぞれの分割ビット線に対応して４
つのメモリセルアレイCLA1,CLA2,CLA3,CLA4が設けられ
ている。さらに、各分割ビット線の間はそれぞれトラン
スファゲート用のトランジスタQ5,Q6,……,Q10によって
接続されている。
第５図の実施例においては、選択されたメモリセルに対
応するセンスアンプがまず活性化され、その後制御信号
BSCを高レベルとして各トランジスタQ5,Q6,……,Q10を
オンとし、他のセンスアンプを動作させビット線電位を
充分に拡大させた後トランジスタQ1およびQ2によってビ
ットセン電位をデータバスDBおよび▲▼に転送して
読出しが行なわれる。この場合、各トランジスタQ5,Q6,
………,Q10は、選択されたメモリセルに対応する分割ビ
ット線に近いものから順次オンするものとする。そし
て、第５図の実施例においては、ビット線容量とメモリ
セル容量との容量比RCを実質的に従来形の約１／４とす
ることができる。
第６図は、本発明のさらに他の実施例を示す。同図の実
施例においては、ビット線を３分割し、分割ビット線BL
1,▲▼にはアクティブプルアップ回路APおよびビ
ット線チャージアップ回路BC等を接続し、分割ビット線
BL2,▲▼にはメモリセルアレイCLA1を接続しかつ
分割ビット線BL3および▲▼にはメモリセルアレ
イCLA2を接続している。そして各分割ビット線間にはト
ランスファゲート用のトランジスタQ11,Q12,Q13,Q14が
設けられている。また、分割ビット線▲▼，▲
▼にはセンスアンプSA1が、そして分割ビット線BL
3,▲▼にはセンスアンプSA2が接続されている。
第７図を参照して第６図の実施例の動作を説明する。時
刻t0以前においては、制御信号BSCおよびリセット信号R
STが共に高レベルとなっており、トランジスタQ11,……
…,Q14がすべてオンとなっている。したがってビット線
BL1,BL2,BL3が互いに接続され、かつビット線▲
▼，▲▼，▲▼も互いに接続されている。
そして、リセット信号RSCが高レベルとなることにより
ビット線チャージアップ回路が動作して各ビット線を
（VCC−VSS）／２の中間電位にプリチャージする。時刻
t0において制御信号BSCおよびリセット信号RSCが共に立
上がり、次に、選択されたワード線例えばWL1の電位が
時刻t1で立上がる。これにより、選択メモリセルMC1の
記憶情報に応じてビット線BL2,▲▼に電位差が生
ずる。第７図の場合はメモリセルMC1に情報“0"が記憶
されている場合の状態を示し、ビット線BL2の電位がビ
ット線▲▼の電位より低くなる。時刻t2において
センスアンプイネーブル信号SAE1が立上がり、センスア
ンプSA1が活性化される。これにより分割ビット線▲
▼およびBL2の電位差が拡大される。次に、時刻t3
において制御信号BSCが立上がり、トランスファゲート
用のトランジスタQ11,Q12,Q13,Q14がオンとなる。これ
により、分割ビット線BL2および▲▼の電圧が他
の分割ビット線BL3および▲▼、分割ビット線BL1
および▲▼に転送される。そして、時刻t4におい
てセンスアンプイネーブル信号SAE2が立上がりセンスア
ンプSA2が活性化される。これにより、ビット線BL3,▲
▼間の電位差が拡大され、したがってビット線BL
2,▲▼間およびビット線BL1,▲▼間の電位
差も同様に拡大される。時刻t5においてアクティブプル
アップ信号APEが高レベルとなり、アクティブプルアッ
プ回路APが動作してビット線BL1,▲▼間等の電位
差を拡大する。すなわち、ビット線BL1等の電位は高電
位の電源電圧VCCにほぼ等しくなり、ビット線▲
▼等の電位はほぼ低電位の電源電圧VSSに等しくなる。
そして、各ビット線BL1,▲▼等の電圧がそれぞれ
トランジスタQ1およびQ2を介してデータバスDBおよび▲
▼に転送されて読出し信号が出力される。
第６図の実施例によれば、アクティブプルアップ回路AP
およびビット線チャージアップ回路BC等の漂遊容量によ
ってビット線の漂遊容量が増加し容量比RCが悪化するこ
とを防止できる。
第８図は、第６図の実施例等に用いられるビット線チャ
ージアップ回路の具体的構成を示す。すなわち、ビット
線チャージアップ回路BCはビット線BLおよび▲▼間
に直列に接続された２個のトランジスタQ15およびQ16を
具備しこれらトランジスタQ15およびQ16の接続点には中
間電圧（VCC−VSS）／２が印加されている。そして第８
図のビット線チャージアップ回路BCにおいては、リセッ
ト信号RSTが高レベルとなることによりトランジスタQ15
およびQ16が共にオンとなり、ビット線BLおよび▲
▼に中間電圧（VCC−VSS）／２が印加されこれらビット
線のプリチャージが行なわれる。
第９図は、アクティブプルアップ回路APの具体的構成を
示す。該回路APはトランジスタQ17,Q18……,Q24等によ
って構成され、アクティブプルアップイネーブル信号AP
Eの印加によってビット線BLおよび▲▼の電位のう
ち中間レベルの電位のものを高電位の電源電圧VCCに引
上げる動作を行なう。すなわち、リセット信号RSTが高
レベルの間にトランジスタQ17およびQ18がオンとなりノ
ードａおよびｂに存在する漂遊容量を電源VCCに充電す
る。リセット信号RSTが低レベルとなって前述のような
読取り動作が行なわれビット線▲▼およびBLがそれ
ぞれ例えばVSSおよび（VCC−VSS）／２にほぼ等しくな
ったものとすると、交差結合されたトランジスタQ19お
よびQ20のうちゲート電圧の高いトランジスタQ20がオン
となり、トランジスタQ19がオフとなる。これにより、
ノードｂの電荷はトランジスタQ20を介して低レベルの
電圧のビット線▲▼に放電されノードｂの電圧はほ
ぼVSSに等しくなる。一方、トランジスタQ19はオフであ
るからノードａの電圧はVCCの状態に保持される。この
状態でアクティブプルアップイネーブル信号APEが高レ
ベルになるとトランジスタQ21がオンとなり、したがっ
てトランジスタQ23のゲート電圧が高レベルとなって該
トランジスタQ23がオンとなり、ビット線BLに高レベル
の電圧VCCが印加されてビット線BLの電位が高レベルに
引上げられる。これに対して、アクティブプルアップイ
ネーブル信号APEが印加された場合にノードｂの電圧は
低レベルとなっているからトランジスタQ22がオフとな
り、かつトランジスタQ24もオフとなるのでビット線▲
▼の電位はほぼVSSに等しい低レベルに保持され
る。
（７） 発明の効果 本発明によれば、ビット線を複数ブロックに分割するこ
とによりビット線容量とメモリセル容量との容量比を大
幅に減少させることが可能となり、したがってメモリセ
ルに記憶された情報を読出す場合におけるビット線の電
位差を大きくすることが可能となる。これにより、半導
体記憶装置の信号対雑音比を大幅に向上しかつ信頼性を
向上することができる。
【図面の簡単な説明】
第１図は、従来形のダイナミックランダムアクセスメモ
リの構成を示すブロック回路図、 第２図（ａ）および（ｂ）は、第１図の装置の動作を説
明するための波形図、 第３図は、本発明の１実施例に係る半導体記憶装置の構
成を示すブロック回路図、 第４図は、第３図の装置の動作を説明するための波形
図、 第５図および第６図は、それぞれ本発明の他の実施例に
係わる半導体記憶装置の構成を示すブロック回路図、 第７図は、第６図の装置の動作を説明するための波形
図、 第８図は、ビート線チャージアップ回路の具体的構成を
示す電気回路図、そして 第９図は、アクティブプルアップ回路の具体的構成を示
す電気回路図である。 DB,▲▼……データバス、BL,▲▼……ビット
線、WL1,WL2……ワード線、MC1,MC2……メモリセル、CL
A,CLA1,CLA2,CLA3,CLA4……メモリセルアレイ、SA,SA1,
SA2,SA3,SA4……センスアンプ、Q1,Q2,……,Q24……ト
ランジスタ、CS1,CS2……メモリセル容量、BL1,▲
▼,BL2,▲▼,BL3,▲▼,BL4,▲▼
……分割ビット線、AP……アクティブプルアップ回路、
BC……ビット線チャージアップ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 公昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−100689（ＪＰ，Ａ) 特開 昭58−125293（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】データバス線、該データバス線に選択的に
    接続される複数の折り返し形ビット線対、複数のワード
    線、および該ビット線対を構成する各ビット線と各ワー
    ド線とに接続された複数のメモリセルを有する半導体記
    憶装置であって、 それぞれの該ビット線対が少なくとも３個のブロックに
    分割され、各ブロック間がスイッチング回路を介して接
    続されると共に、各ブロックのビット線対に対してそれ
    ぞれセンスアンプが設けられ、 選択されたメモリセルに接続されたビット線対を含むブ
    ロックのセンスアップを作動させた後、該ブロックのビ
    ット線対に接続されたスイッチング回路をオンとして該
    ブロックのビット線対を隣接するブロックのビット線対
    に接続し、該隣接するブロックのセンスアンプを作動さ
    せ、以降、選択されたブロックに隣接するスイッチング
    回路を順次オンすると共に、それに応じて接続された隣
    接するブロックのセンスアンプも順次作動させるように
    したことを特徴とする半導体記憶装置。
JP57208625A 1982-11-30 1982-11-30 半導体記憶装置 Expired - Lifetime JPH0670878B2 (ja)

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