JPS61123093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61123093A JPS61123093A JP59245801A JP24580184A JPS61123093A JP S61123093 A JPS61123093 A JP S61123093A JP 59245801 A JP59245801 A JP 59245801A JP 24580184 A JP24580184 A JP 24580184A JP S61123093 A JPS61123093 A JP S61123093A
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- Japan
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- data bus
- bit line
- sense amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビット線の各々を複数のブロックに分割して
各ブロックのビット線をスイッチにより直列に接続可能
としかつ各ブロックにセンスアンプを設けた半導体記憶
装置に関し、読取り動作の一層の高速化及び集積度の一
層の向上などを図ろうとするものである。
各ブロックのビット線をスイッチにより直列に接続可能
としかつ各ブロックにセンスアンプを設けた半導体記憶
装置に関し、読取り動作の一層の高速化及び集積度の一
層の向上などを図ろうとするものである。
半導体メモリの大容量化に伴ない各ワード線、ビット線
に接続されるメモリセルの数が増加するが、これはワー
ド線及びビット線の負荷容量を増加し、高速動作の妨げ
となっている。この点を改善するためにワード線或いは
ビット線を分割することがある。
に接続されるメモリセルの数が増加するが、これはワー
ド線及びビット線の負荷容量を増加し、高速動作の妨げ
となっている。この点を改善するためにワード線或いは
ビット線を分割することがある。
第４図は各コラムのピッ１へ線を複数に分割する例で、
ＢＬ？、正ｍｌ＋ Ｂ Ｌｊ ＋π１１．町・・は第ｉ
コラムの分割されたビット線対である。Ｃｏ。
ＢＬ？、正ｍｌ＋ Ｂ Ｌｊ ＋π１１．町・・は第ｉ
コラムの分割されたビット線対である。Ｃｏ。
〜Ｃｏｎ、Ｃ＋ｏ〜Ｃａｎ、 ・・・・・・は同じコラ
ムに属するメモリセルであるが、Ｃｏｏ〜Ｃｏｎはビ０
−Ｑ ソト線対ＢＬ、 、 ＢＬ、に、またＣ１ｏ〜ｃ１ｎ
はビット線対ＢＬ、、ＢＬ、に、・・・・・・接続され
、ブロック分けされる。ＢＫｏ、ＢＫ＋、 ・・・・・
・はこのようなブロックを示す。各ブロックＢＫｏ、Ｂ
Ｋ＋、・・・・・・にはそれぞれセンスアンプＳＡｏ、
ＳＡＩ、・・・・・・が設けられ、ブロック選択信号Ｂ
、Ｓｏ。
ムに属するメモリセルであるが、Ｃｏｏ〜Ｃｏｎはビ０
−Ｑ ソト線対ＢＬ、 、 ＢＬ、に、またＣ１ｏ〜ｃ１ｎ
はビット線対ＢＬ、、ＢＬ、に、・・・・・・接続され
、ブロック分けされる。ＢＫｏ、ＢＫ＋、 ・・・・・
・はこのようなブロックを示す。各ブロックＢＫｏ、Ｂ
Ｋ＋、・・・・・・にはそれぞれセンスアンプＳＡｏ、
ＳＡＩ、・・・・・・が設けられ、ブロック選択信号Ｂ
、Ｓｏ。
００′
ＢＳ＋、・・・・・・によって活性化される。Ｓ、とＳ
、。
、。
Ｓｊ と ＋／、・・・・・・ばブロックのビット線を
直列に接続し又それを開放するスイッチ、Ｑｌ、Ｑ２は
コラム選択信号Ｙで制御されるトランスファーゲート、
ＤＢ、ＤＢはデータバスである。第５図は各部の詳細図
で、ｔｅｌは各ブロックに設けられるビット線プリチャ
ージ回路、ｆｂｌおよびｆｃ）はビット線接続用スイッ
チである。（ａｌのプリチャージ回路ＰＲＥｏはｌ−ラ
ンジスタＱ３〜Ｑ５からなり、ブリヂャージ信号ｐが与
えられるとビット線対ＢＬ、。
直列に接続し又それを開放するスイッチ、Ｑｌ、Ｑ２は
コラム選択信号Ｙで制御されるトランスファーゲート、
ＤＢ、ＤＢはデータバスである。第５図は各部の詳細図
で、ｔｅｌは各ブロックに設けられるビット線プリチャ
ージ回路、ｆｂｌおよびｆｃ）はビット線接続用スイッ
チである。（ａｌのプリチャージ回路ＰＲＥｏはｌ−ラ
ンジスタＱ３〜Ｑ５からなり、ブリヂャージ信号ｐが与
えられるとビット線対ＢＬ、。
ＢＴ、、を同電位（Ｖ ｃｃ−、Ｖ ｔｈ）にプリチャ
ージする。他のブロックのプリチャージ回路についても
同様である。ｆｂｌのスイッチはトランジスタＱ６をク
ロックφでオンにするものであり、またｔｅｌのスイッ
チはＱ６と並列に接続された逆導電型のトランジスタＱ
７をＴで同時にオンさせるものである。
ージする。他のブロックのプリチャージ回路についても
同様である。ｆｂｌのスイッチはトランジスタＱ６をク
ロックφでオンにするものであり、またｔｅｌのスイッ
チはＱ６と並列に接続された逆導電型のトランジスタＱ
７をＴで同時にオンさせるものである。
」二記構成のメモリでは、ブロックＢＫｏのワード線が
選択され、該ワード線に属する第ｊコラムのセルが選択
されると、ブロック選択信号ＢＳ。
選択され、該ワード線に属する第ｊコラムのセルが選択
されると、ブロック選択信号ＢＳ。
によってセンスアンプＳＡｏだけが活性化される。
この結果、ビット線ＢＬ、 、 ＢＬ、 の差電圧が
拡大され、この状態で全てのスイッチｓ、 、 Ｓ？
。
拡大され、この状態で全てのスイッチｓ、 、 Ｓ？
。
］ １’
Ｓ、 、 Ｓ、 、・・・・・・をオンにして各ビッ
ト線を直列に接続し、更にコラム選択信号ＹでゲートＱ
Ｉ。
ト線を直列に接続し、更にコラム選択信号ＹでゲートＱ
Ｉ。
Ｑ２を開いてこれらのビット線対をデータバスＤＢ、Ｄ
Ｂに接続し、該データバス側ヒにデータを読出す。
Ｂに接続し、該データバス側ヒにデータを読出す。
上述したビット線分割による利点は、センス動作時の各
センスアンプの負荷容量が小さい（分割されたビット線
対の１組分だけ）ことであ゛る。し０ ０’
Ｉ １’かしながら、スイッチＳ、 、
Ｓ、 、 ｓ、 、 Ｓ、 。
センスアンプの負荷容量が小さい（分割されたビット線
対の１組分だけ）ことであ゛る。し０ ０’
Ｉ １’かしながら、スイッチＳ、 、
Ｓ、 、 ｓ、 、 Ｓ、 。
・・・・・・をオンにしてビット線対を接続すると、セ
ンスアンプの負荷容量はビット線分割前の値まで増加す
る。このため、最終的にデータバスＤＢ、ＤＢ′上に所
要とする差電圧を生じさせるまでの時間はさほど短縮さ
れない。本発明は、センス動作後のビット線接続を必要
なだけに制限しまたセンスアンプを工夫することでこの
点を改善し、合わせで集積度の向上、消費電力の低減な
どを図ろうとするものである。
ンスアンプの負荷容量はビット線分割前の値まで増加す
る。このため、最終的にデータバスＤＢ、ＤＢ′上に所
要とする差電圧を生じさせるまでの時間はさほど短縮さ
れない。本発明は、センス動作後のビット線接続を必要
なだけに制限しまたセンスアンプを工夫することでこの
点を改善し、合わせで集積度の向上、消費電力の低減な
どを図ろうとするものである。
本発明は、ビット線を各々複数のブロックに分割し、各
ブロックのビット線をスイッチにより直列に接続可能に
しかつ各ブロックにそれぞれセンスアンプを設けて、ワ
ード線選択に続いて該選択ワード線が属するブロック内
の前記センスアンプを動作させ、次いで選択ブロックよ
り回路的にデータバス側にある前記スイッチをオンにし
て選択ブロックのビット線電位をデータバスへ伝えるよ
うにした半導体記憶装置において、各ブロックのセンス
アンプの駆動能力をデータバスから遠いものほど大きく
設定したことを特徴とするものである。
ブロックのビット線をスイッチにより直列に接続可能に
しかつ各ブロックにそれぞれセンスアンプを設けて、ワ
ード線選択に続いて該選択ワード線が属するブロック内
の前記センスアンプを動作させ、次いで選択ブロックよ
り回路的にデータバス側にある前記スイッチをオンにし
て選択ブロックのビット線電位をデータバスへ伝えるよ
うにした半導体記憶装置において、各ブロックのセンス
アンプの駆動能力をデータバスから遠いものほど大きく
設定したことを特徴とするものである。
ビット線接続用のスイッチがオフの状態では各ブロック
は分離しており、負荷容量は小さいから、選択ブロック
内のセンスアンプを動作させてビット線電位差の拡大を
高速に行なうことができ、そして選択ブロックのビット
線をデータバスへ接続すべくオンにするスイッチを選択
ブロックからデータバス側にだけ制限すると選択ブロッ
ク内のセンスアンプに対する負荷容量の増大を最小限に
とどめることができ、さらに各センスアンプの駆動能力
をデータバスから回路的に遠い位置にあるものほど大き
く設定しておくと、読出しを一層高速化することができ
る。以下、図示の実施例を参照しながらこれを詳細に説
明する。
は分離しており、負荷容量は小さいから、選択ブロック
内のセンスアンプを動作させてビット線電位差の拡大を
高速に行なうことができ、そして選択ブロックのビット
線をデータバスへ接続すべくオンにするスイッチを選択
ブロックからデータバス側にだけ制限すると選択ブロッ
ク内のセンスアンプに対する負荷容量の増大を最小限に
とどめることができ、さらに各センスアンプの駆動能力
をデータバスから回路的に遠い位置にあるものほど大き
く設定しておくと、読出しを一層高速化することができ
る。以下、図示の実施例を参照しながらこれを詳細に説
明する。
本発明では第４図のブロックＢＫ＋のワード線（図示し
ない）が選択され、コラムは図示の第ｉコラムが選択さ
れたとすると、先ずワード線選択でビット線対ＢＬ、
、 ＢＬ、に生じた差電圧を、信号ＢＳ＋によりセンス
アンプＳＡ＋をアクティブにして増大させ、次いでスイ
ッチｓ、 、 ｓ７’。
ない）が選択され、コラムは図示の第ｉコラムが選択さ
れたとすると、先ずワード線選択でビット線対ＢＬ、
、 ＢＬ、に生じた差電圧を、信号ＢＳ＋によりセンス
アンプＳＡ＋をアクティブにして増大させ、次いでスイ
ッチｓ、 、 ｓ７’。
・・・・・・を閉じて選択ブロックのビット線ＢＬ、
、 ＢＬＦをデータバスＤＢ、ＤＢへ接続する。閉じる
スイッチは選択ブロックより回路的にデータバス側にあ
るスイッチであり、従って本例ではスイッチＳ？ 、
ｓ’：’は閉成せず、開放のま−である。選択ブロッ
クがＢＫｏであれば全スイッチＳ！、Ｓ？。
、 ＢＬＦをデータバスＤＢ、ＤＢへ接続する。閉じる
スイッチは選択ブロックより回路的にデータバス側にあ
るスイッチであり、従って本例ではスイッチＳ？ 、
ｓ’：’は閉成せず、開放のま−である。選択ブロッ
クがＢＫｏであれば全スイッチＳ！、Ｓ？。
・・・・・・が閉成され、選択ブロックがデータバス側
の最終ブロックなら閉成されるスイッチは１つのみであ
る（最終ブロックはゲー）Ｑｌ、Ｑ２へ直結なら閉成さ
れるスイッチはＯ）。か−る制御のための信号を発生す
る回路を第１図に示す。
の最終ブロックなら閉成されるスイッチは１つのみであ
る（最終ブロックはゲー）Ｑｌ、Ｑ２へ直結なら閉成さ
れるスイッチはＯ）。か−る制御のための信号を発生す
る回路を第１図に示す。
＋ １’
Ｓ＋（３１）、・・・・・・をオンにするクロックφ０
．φ１゜・・・・・・を発生する。これらのクロックφ
０．φ】。
．φ１゜・・・・・・を発生する。これらのクロックφ
０．φ】。
・・・・・・はタイミング的には第５図（ｂｌ ｔｅｌ
等で説明したクロックψと同しである。しかし、全ての
クロックφ０〜φｔ１−１ が同時に発生されるのは、
データバスＤＢ、ＤＢから最も遠いブロックＢＬｏが選
択された場合だけで、この他は選択ブロックがデータバ
スＤＢ、ＤＢに近づくにつれ、発生されるクロックはφ
０から順に非発生となる。例えば前述のようにブロック
ＢＫ＋が選択°されたときはクロックφｏ １！’発生
されず、またブロックＢ Ｋ ｒ＋−１（データバスに
最近接のブロック）が選択されたときはクロック−ｎ−
１シか発生されない。これには図示のようにφ０はＢＳ
ｏで発生させ、φ１はＢＳＱとＢＳ＋で発生させ、・・
・・・・とずればよい。
等で説明したクロックψと同しである。しかし、全ての
クロックφ０〜φｔ１−１ が同時に発生されるのは、
データバスＤＢ、ＤＢから最も遠いブロックＢＬｏが選
択された場合だけで、この他は選択ブロックがデータバ
スＤＢ、ＤＢに近づくにつれ、発生されるクロックはφ
０から順に非発生となる。例えば前述のようにブロック
ＢＫ＋が選択°されたときはクロックφｏ １！’発生
されず、またブロックＢ Ｋ ｒ＋−１（データバスに
最近接のブロック）が選択されたときはクロック−ｎ−
１シか発生されない。これには図示のようにφ０はＢＳ
ｏで発生させ、φ１はＢＳＱとＢＳ＋で発生させ、・・
・・・・とずればよい。
ＯＧ＋〜ＯＧｎ、はこのような論理をとるためのオアゲ
ートであり、Ｂ Ｓ ｏ ＝Ｂ ５１１−１ は前述の
センスアンプＳ Ａ ｏ −３Ａ１１−１ を活性化す
るブロック選択信号、そしてＡ Ｇ ｏ ＝Ａ Ｇｎ−
１は条件成立時にクロックφを通過させるアンドゲート
である。
ートであり、Ｂ Ｓ ｏ ＝Ｂ ５１１−１ は前述の
センスアンプＳ Ａ ｏ −３Ａ１１−１ を活性化す
るブロック選択信号、そしてＡ Ｇ ｏ ＝Ａ Ｇｎ−
１は条件成立時にクロックφを通過させるアンドゲート
である。
このような制限機能を有するクロック発生回路を用いる
ことにより、選択ブロックからデータバス側へのピッ１
泉だけがセンス動作後に接続されるので、全スイッチを
オンにする場合に比べ、選択ブロックのセンスアンプの
負荷容量増加は最小限に抑えられる。例えばブロックＢ
Ｋ＋が選択されたときは、ブロックＢＫｏのビット線Ｂ
Ｌｎ。
ことにより、選択ブロックからデータバス側へのピッ１
泉だけがセンス動作後に接続されるので、全スイッチを
オンにする場合に比べ、選択ブロックのセンスアンプの
負荷容量増加は最小限に抑えられる。例えばブロックＢ
Ｋ＋が選択されたときは、ブロックＢＫｏのビット線Ｂ
Ｌｎ。
ＢＬｏがセンスアンプＳＡＩの負荷にならなくて済む。
選択ブロックより上位（データバスより遠去かる意味に
用いる）のブロックは今回アクセスでは不使用であるか
ら、第５図で説明したプリチャージ（またはビット練リ
セット）を行わない制御も可能であり、このようにすれ
ば消費電力の節約も□図れる。
用いる）のブロックは今回アクセスでは不使用であるか
ら、第５図で説明したプリチャージ（またはビット練リ
セット）を行わない制御も可能であり、このようにすれ
ば消費電力の節約も□図れる。
上記のように選択ブロックのセンスアンプのみ動作させ
、選択ブロックより回路的にデータバス・側にあるスイ
ッチのみを閉じると、選択ブロックとデータバスとの間
の非選択ブロックのビット線が選択ブロックのビット線
に接続されるとき、その持つ容量および電位により該選
択ブロックのビット線の電位差が減少し、アクセスタイ
ムが大になる。その程度は選択ブロックの位置によって
異なり、上位になるほどアクセスタイムが大になる。
、選択ブロックより回路的にデータバス・側にあるスイ
ッチのみを閉じると、選択ブロックとデータバスとの間
の非選択ブロックのビット線が選択ブロックのビット線
に接続されるとき、その持つ容量および電位により該選
択ブロックのビット線の電位差が減少し、アクセスタイ
ムが大になる。その程度は選択ブロックの位置によって
異なり、上位になるほどアクセスタイムが大になる。
つまり、ｋ番目のブロックのビット線容量をＣＢＬ、デ
ータバスの容量をＣＤＢとすると、ｊ番目のプロッタが
選択されたときそのセンスアンプＳＡｊが駆動する負荷
容量Ｃ８Ａｊ は であるから（ｎは１コラムのビット線分割数）、上位ブ
ロックのセンスアンプはど負荷容量が太きい。従って各
ブロックのセンスアンプの駆動能力を同一とするとデー
タバスから遠いブロックのセンスアンプはど負荷即ちビ
ット線及びデータバスを駆動しにく−１これらの電位差
拡大が遅くなる。
ータバスの容量をＣＤＢとすると、ｊ番目のプロッタが
選択されたときそのセンスアンプＳＡｊが駆動する負荷
容量Ｃ８Ａｊ は であるから（ｎは１コラムのビット線分割数）、上位ブ
ロックのセンスアンプはど負荷容量が太きい。従って各
ブロックのセンスアンプの駆動能力を同一とするとデー
タバスから遠いブロックのセンスアンプはど負荷即ちビ
ット線及びデータバスを駆動しにく−１これらの電位差
拡大が遅くなる。
そこで、本発明では各ブロックのセンスアンプの駆動能
力を異ならせ、データバスＤＢから遠いものほど大きく
する。第４図の例ではＳＡｏの駆動能力が最大で、ＳＡ
Ｉ、・旧・・Ｓ Ａ ｎ−１とデータバスに近づくにつ
れ小さくする。このことにより負荷容量の増加分を駆動
能力の増加で相殺し、全てのブロックのアクセスタイム
を均等にすることができる。
力を異ならせ、データバスＤＢから遠いものほど大きく
する。第４図の例ではＳＡｏの駆動能力が最大で、ＳＡ
Ｉ、・旧・・Ｓ Ａ ｎ−１とデータバスに近づくにつ
れ小さくする。このことにより負荷容量の増加分を駆動
能力の増加で相殺し、全てのブロックのアクセスタイム
を均等にすることができる。
第２図は第４図の各ブロック内に設けられるセンスアン
プＳＡの詳細を示すものである。図中、ＱＩＯ，ＱＩ２
はｐチャネルＭｏｓトランジスタ、ＱＩ Ｉ 、 ＱＩ
３〜Ｑ１４はｎチャネルＭｏｓトランジスタである・
Ｑｌ Ｏ・ ＱＩ Ｉ とＱｌ ２・ Ｑｌ ３はそ
れぞれＣＭＯＳインバータを構成し、またこれら２つの
インバータを交叉接続してフリップフロップを構成して
いる。トランジスタＱｌ ４はブロック選択信号ＢＳで
オンとなり、本センスアンプの選択時に活性化するもの
である。本発明ではこれらのトランジスタＱｌ Ｏ〜Ｑ
ｌ ４のサイズ（チャネル幅）をセンスアンプＳＡｏで
最大にし、以下データバスに近づくにつれ小さくする。
プＳＡの詳細を示すものである。図中、ＱＩＯ，ＱＩ２
はｐチャネルＭｏｓトランジスタ、ＱＩ Ｉ 、 ＱＩ
３〜Ｑ１４はｎチャネルＭｏｓトランジスタである・
Ｑｌ Ｏ・ ＱＩ Ｉ とＱｌ ２・ Ｑｌ ３はそ
れぞれＣＭＯＳインバータを構成し、またこれら２つの
インバータを交叉接続してフリップフロップを構成して
いる。トランジスタＱｌ ４はブロック選択信号ＢＳで
オンとなり、本センスアンプの選択時に活性化するもの
である。本発明ではこれらのトランジスタＱｌ Ｏ〜Ｑ
ｌ ４のサイズ（チャネル幅）をセンスアンプＳＡｏで
最大にし、以下データバスに近づくにつれ小さくする。
数値例を挙げると、６４に程度のＲＡＭならデータバス
容量はビット線容量の約半分程度であるから、データバ
スから最も遠いブロックのセンスアンプの負荷容量ば３
、最も近いブロックのそれば１、中間のブロックのそれ
は２となる。センスアンプのトランジスタのサイズ（チ
ャネル幅）はこの割合で決めればよく、最も遠いものは
３、中間のものは２、近いものは１となり、遠いもの程
ピッ１−線に沿うセンスアンプ長を大にする。
容量はビット線容量の約半分程度であるから、データバ
スから最も遠いブロックのセンスアンプの負荷容量ば３
、最も近いブロックのそれば１、中間のブロックのそれ
は２となる。センスアンプのトランジスタのサイズ（チ
ャネル幅）はこの割合で決めればよく、最も遠いものは
３、中間のものは２、近いものは１となり、遠いもの程
ピッ１−線に沿うセンスアンプ長を大にする。
このメモリの動作例を第３図のタイムチャートを参照し
なからを説明するに、時刻ｔｏでアドレスＡｄｄが変化
するとプリチャージ信号ｐが発生され、全てのビット線
対ＢＬ＋ 、 Ｂｒ、 、・・・・・・が同電位（例え
ばＶｃｃ−Ｖｔｈ）になるようにプリチャージされる。
なからを説明するに、時刻ｔｏでアドレスＡｄｄが変化
するとプリチャージ信号ｐが発生され、全てのビット線
対ＢＬ＋ 、 Ｂｒ、 、・・・・・・が同電位（例え
ばＶｃｃ−Ｖｔｈ）になるようにプリチャージされる。
次いで、時刻１＋でワードＩｊ！ＷＬ０（第５図参照）
が選択されたとすると、第４図のコラムではセルＣｏｏ
が選択され、該セル情報によってブロックＢＫｏのビッ
ト線対ＢＬＩ、ＢＩ−。
が選択されたとすると、第４図のコラムではセルＣｏｏ
が選択され、該セル情報によってブロックＢＫｏのビッ
ト線対ＢＬＩ、ＢＩ−。
に微小電位差が生ずる。そこで、時刻ｔ２でブロック選
択信号ＢＳｏをＨにしてセンスアンプＳＡ。
択信号ＢＳｏをＨにしてセンスアンプＳＡ。
を活性化すると（第２図ではトランジスタＱｌ ４がオ
ンになる）、ビット線対Ｂ ｉ、ｉ 、 Ｂ Ｌ、の
電位差が増幅される。このセンス動作によってＢＬ、。
ンになる）、ビット線対Ｂ ｉ、ｉ 、 Ｂ Ｌ、の
電位差が増幅される。このセンス動作によってＢＬ、。
ＢＬ、 に充分な差電圧がついたら、時刻ｔ３でり００
′ ロックφをＨにし、第４図のスイッチＳ、 、 Ｓ、
。
′ ロックφをＨにし、第４図のスイッチＳ、 、 Ｓ、
。
＋ １’
ｓ、 、 Ｓｉ 、・・・・・・を全てオンにする。
この場合のクロックφは第１図の出力クロックφ０〜φ
ｎ−１の総称である。また全てのスイッチがオンにされ
るのは、選択ブロックを最上位のＢＫｏとした動作例だ
からである。
ｎ−１の総称である。また全てのスイッチがオンにされ
るのは、選択ブロックを最上位のＢＫｏとした動作例だ
からである。
これらのスイッチをオンにした直後は他のビット線ＢＬ
、 、 ＢＬ、 、・・・・・・の電位がプリチャージ
された中間値なので、選択ブロックＢＫｏのビット線Ｂ
Ｌｏ、Ｂｌ−ｏのＨ側は低下し、Ｌ側は上昇してしまう
。しかし、本例ではセンスアンプＳ、Ａ。
、 、 ＢＬ、 、・・・・・・の電位がプリチャージ
された中間値なので、選択ブロックＢＫｏのビット線Ｂ
Ｌｏ、Ｂｌ−ｏのＨ側は低下し、Ｌ側は上昇してしまう
。しかし、本例ではセンスアンプＳ、Ａ。
の駆動能力が大きいので、負荷が最大になるこのケース
でもビット線対ＢＬ、 、 ＢＬ、 （ＢＬ、 。
でもビット線対ＢＬ、 、 ＢＬ、 （ＢＬ、 。
□Ｉ
ＢＬ、以下も同じ）の電位差は急速にｔ３直前の値に復
旧する。第３図の破線は従来のビット線電位変化である
。この結果、次にアドレスＡｄｄを変化させ得る時刻ｔ
５が早まり、高速化される。
旧する。第３図の破線は従来のビット線電位変化である
。この結果、次にアドレスＡｄｄを変化させ得る時刻ｔ
５が早まり、高速化される。
選択ブロックがデータバスから離れている場合は、これ
らの間の非選択ブロックのセンスアンプも活性化する、
という方法もあるが、この方法ではセンスアンプの制御
かや＼複雑になる。この点本発明のように選択ブロック
のセンスアンプのみ駆動し、代りにデータバスから遠い
ブロックのセンスアンプ程駆動能力を高めるという方法
はセンスアンプの制御が簡単になる等の利点がある。
らの間の非選択ブロックのセンスアンプも活性化する、
という方法もあるが、この方法ではセンスアンプの制御
かや＼複雑になる。この点本発明のように選択ブロック
のセンスアンプのみ駆動し、代りにデータバスから遠い
ブロックのセンスアンプ程駆動能力を高めるという方法
はセンスアンプの制御が簡単になる等の利点がある。
ブロック毎にセンスアンプの駆動能力を変える他に、全
ブロックのセンスアンプの駆動能力を最大値（最も遠い
ブロックで必要な値）にすることも考えられる（最小値
にする、では動作速度が遅くなる）が、この場合は当然
データバスに近いブロックでは能力過大で、無駄がある
だけでなく、近いブロックが選択された場合は当該セン
スアンプにとっては過少な負荷を駆動することになるの
でビ′ソト線対等の電位差拡大が急速に行なわれ、ピー
ク電流が大になってノイズ発生を招くなどの難点がある
。
ブロックのセンスアンプの駆動能力を最大値（最も遠い
ブロックで必要な値）にすることも考えられる（最小値
にする、では動作速度が遅くなる）が、この場合は当然
データバスに近いブロックでは能力過大で、無駄がある
だけでなく、近いブロックが選択された場合は当該セン
スアンプにとっては過少な負荷を駆動することになるの
でビ′ソト線対等の電位差拡大が急速に行なわれ、ピー
ク電流が大になってノイズ発生を招くなどの難点がある
。
ビット線分割はスタティックＲＡＭだけでなく、ダイナ
ミックＲＡＭでも行なわれる。スタティックＲＡＭの場
合、第４図のメモリセルＣｏｎ、・・・・・・はフリッ
プフロップであってその一対の入出力端がビット線対Ｂ
Ｌ、 、 ＢＬ、 、・・・・・・に接続されるが、ダ
イナミックＲＡＭの場合メモリセルＣｏｏ。
ミックＲＡＭでも行なわれる。スタティックＲＡＭの場
合、第４図のメモリセルＣｏｎ、・・・・・・はフリッ
プフロップであってその一対の入出力端がビット線対Ｂ
Ｌ、 、 ＢＬ、 、・・・・・・に接続されるが、ダ
イナミックＲＡＭの場合メモリセルＣｏｏ。
・・・・・・は一般的には１トランジスタ１キヤパシタ
型のセルとなり、ビット線対ＢＬ、 、 ＢＬ、 、・
・・・・・の一方に接続される。ダイナミックＲＡＭの
場合、オーフン型すら一対のビット線はセンスアンプの
両側へ延び、フォルデッド型なら一対のビット線はセン
スアンプの一側に延び第４図のようになるから、ビット
線分割を実施するにはフォルデッド型の方がやり易い。
型のセルとなり、ビット線対ＢＬ、 、 ＢＬ、 、・
・・・・・の一方に接続される。ダイナミックＲＡＭの
場合、オーフン型すら一対のビット線はセンスアンプの
両側へ延び、フォルデッド型なら一対のビット線はセン
スアンプの一側に延び第４図のようになるから、ビット
線分割を実施するにはフォルデッド型の方がやり易い。
フォルデッド型だと、メモリセルは一方のビット線にの
み接続されるという点を除いては第４図は全く同じ構成
になる。
み接続されるという点を除いては第４図は全く同じ構成
になる。
以上述べたように本発明によれば、ビット線分割型の半
導体記憶装置の読め出し速度を高速化できる、スペース
を節減できるので高集積化が可能、スピードパワー積の
改善が図れる、ノイズを発生ずるようなことがない等の
利点が得られる。
導体記憶装置の読め出し速度を高速化できる、スペース
を節減できるので高集積化が可能、スピードパワー積の
改善が図れる、ノイズを発生ずるようなことがない等の
利点が得られる。
第１図および第２図は本発明の一実施例を示す要部回路
図、第３図はその動作波形図、第４図は従来のビット線
分割型メモリの説明図、第５図はその各部詳細図である
。 図中、ＢＫｏ、ＢＫ ＋、−−はブロック、Ｂｒ、ｉ。 ＢＬ、、・・・・・・はビット線、ｓ、 、 Ｓ、
、・・・・・・ばビット線接続用スイッチ、ＳＡｏ、Ｓ
Ａ＋、・・・・・・はセンスアンプ、ＤＢ、ＤＢはデー
タバスである。
図、第３図はその動作波形図、第４図は従来のビット線
分割型メモリの説明図、第５図はその各部詳細図である
。 図中、ＢＫｏ、ＢＫ ＋、−−はブロック、Ｂｒ、ｉ。 ＢＬ、、・・・・・・はビット線、ｓ、 、 Ｓ、
、・・・・・・ばビット線接続用スイッチ、ＳＡｏ、Ｓ
Ａ＋、・・・・・・はセンスアンプ、ＤＢ、ＤＢはデー
タバスである。
Claims (1)
- ビット線を各々複数のブロックに分割し、各ブロック
のビット線をスイッチにより直列に接続可能にしかつ各
ブロックにそれぞれセンスアンプを設けて、ワード線選
択に続いて該選択ワード線が属するブロック内の前記セ
ンスアンプを動作させ、次いで選択ブロックより回路的
にデータバス側にある前記スイッチをオンにして選択ブ
ロックのビット線電位をデータバスへ伝えるようにし、
且つ各ブロックのセンスアンプの駆動能力をデータバス
から遠いものほど大きく設定したことを特徴とする半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245801A JPS61123093A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| US06/798,783 US4730280A (en) | 1984-11-20 | 1985-11-18 | Semiconductor memory device having sense amplifiers with different driving abilities |
| KR1019850008611A KR900005667B1 (ko) | 1984-11-20 | 1985-11-18 | 반도체 기억장치 |
| EP85402247A EP0185572B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory with bit lines divided into blocks |
| DE8585402247T DE3582415D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit in bloecken unterteilten bitleitungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245801A JPS61123093A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123093A true JPS61123093A (ja) | 1986-06-10 |
| JPH0412556B2 JPH0412556B2 (ja) | 1992-03-04 |
Family
ID=17139038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245801A Granted JPS61123093A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337891A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | Ｍｏｓメモリ装置 |
| JPH09213080A (ja) * | 1995-12-16 | 1997-08-15 | Lg Semicon Co Ltd | メモリのワードライン駆動回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558891A (en) * | 1978-10-26 | 1980-05-01 | Nec Corp | Semiconductor memory unit |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS59101093A (ja) * | 1982-11-30 | 1984-06-11 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-11-20 JP JP59245801A patent/JPS61123093A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558891A (en) * | 1978-10-26 | 1980-05-01 | Nec Corp | Semiconductor memory unit |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS59101093A (ja) * | 1982-11-30 | 1984-06-11 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337891A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | Ｍｏｓメモリ装置 |
| JPH09213080A (ja) * | 1995-12-16 | 1997-08-15 | Lg Semicon Co Ltd | メモリのワードライン駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412556B2 (ja) | 1992-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |