JPS6337891A - Ｍｏｓメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｍ　ＯＳメモリ装゛π、特にｃ　５．イＯ
８ダイナミックＲＡＭに関し、そのセンスアンプの新規
な構成に関するものである。

〔従来の技術〕

第４図は雑誌「電子材料ｊ　１９８６年１月号Ｐ４１．
４２の図４１図５に示された従来のシェアドセンスアン
プの構成法を示す図であり、図において、１゜１′はビ
ット線、７．７′はビット線、２．２゛は第１．第２の
ワード線、３はコラムデコーダ、４．４′はＩ／Ｏ線、
Ｉ／Ｏ！である。

またＭｌ及びＭ２はメモリセルであり、それぞれトラン
ジスタＱｌ、容量Ｃ１及びトランジスタＱ１．容量Ｃ２
により構成されている。

第５図は従来の第４図のセンスアンプ構成を使用した場
合のＭＯＳダイナミックＲＡＭのチップアーキテクチャ
を示したものである。７図中、５はセンスアンプ回路（
トランジスタＱ１２〜Ｑ＋ｔ）　　５　ａ　、　　Ｉ　
／Ｏゲート（トランジスタＱ、。

Ｑ４）５ｂ、ビット線プリチャージ回路（トランジスタ
Ｑ、〜Ｑｚ）５ｃからなる部分を示す、また３はコラム
データ、６はロウデコーダを示している。

シェアドセンスアンプはビット線対を１．７と１′、７
″とに分割した時、それぞれのビット線にセンスアンプ
を設けずに１つのセンスアンプを共用して使用する為、
チップサイズを小さくでき、低消費電力化に役立つとい
う特徴がある。

次に動作について第４図及び第５図を用いて説明する。

シェアドセンスアンプの動作モードには２種類があり、
Ａブロック（コラムデコーダから遠い側）のメモリセル
がアクセスされた時のモードとＢブロック（コラムデコ
ーダに近い側）がアクセスされる時のモードの２種類で
ある。

まずＡブロックのメモリセルＭ１がアクセスされる場合
について記述する。まずビット線対１゜１’、７．７’
とセンスアンプ回路５ａの間のトランスファゲートを形
成するトランジスタＱ、。

Ｑｈ　、Ｑｔ　、Ｑｓが全てオンとなっていてビット線
１と７．１′と７′はそれぞれつながっている、即ちゲ
ート信号φ。１．φ１は高レベルであり、またセンスア
ンプ活性化信号φｓａｒは高レベル、φＳＡＷは低レベ
ルになっていて、センスアンプ回路５ａは非活性、コラ
ムアドレス信号φ、は低レベルになっていてトランジス
タＱ３．Ｑ４はオフになっており、ビット線とＩ／Ｏ線
とは切り離されているものとする。

この時プリチャージ信号φ２．によりトランジスタＱ９
．Ｑｌ。、Ｑ、、がオンされ、ビット線１．１′、７．
７’の電位は定電圧ＶＩＬ（通常は（１／２）■９．）
にプリチャージされている。

次に、φＰＣが低レベルになり、トランジスタＱ９．Ｑ
ｌ。＋　Ｑｔ＋がオフし、更にφ。１が低レベルになり
非選択側ブロックＢのビット線はトランジスタＱｓ、Ｑ
Ｌｈがオフされる事によりセンスアンプ回路と切り離さ
れる。その後ワード線２がアクセスされてトランジスタ
Ｑｌがオンし、メモリセルＭ１のデータはピント線り′
上に読み出される。

しかる後にφＮＡＰ　、　　φＳＡＭによりトランジス
タＱ、ｔ、　Ｑ、、がオンしてセンスアンプが活性化し
、メモリセルＭ１のデータがビット腺１．１’上に増巾
される。その後φ、が高レベルになるとトランジスタＱ
ｓ　、Ｑａがオンしてビット線のデータはＩ／Ｏ＆ｉ、
ｌ／ＯｒｌｉＡ上にｍみ出さｈる。

またＩ／Ｏ線、Ｉ／Ｏ線より読み出したデータに対して
逆のデータを書きかえる事はトランジスタＱｓ　、Ｑａ
を介してＩ／Ｏ線、■／Ｏ線のデータをセンスアンプ回
路に伝達し該センスアンプ回路のフリツプフロツプを逆
転させることに行われ、該センスアンプ回路によりビッ
ト線、ビット線１゜１′上に読みこまれるべきデータが
増巾されてメモリセルＭ１に書き込まれる。

またＢブロックのメモリセルＭ２がアクセスされる時も
類（以の動作でデータがＩｌｏ、Ｉ／Ｏ線に読みだされ
る。

書き込み動作モードも同様である。

〔発明が解決しようとする問題点〕

従来のシェアドセンスアンプ装置は以上の様に構成され
ているので、コラムデータ３の出力信号φ７をコラムデ
ータ３から回路部５内に含まれるＩ／Ｏゲートにまで接
続しなければならず、その為にピント線の間にビット線
と同じ配線材料でφを通すかまたは、別の配線材料を用
いてφ、を接続する必要があった。またこのφ９信号線
は、ピント線に対して容量を形成するために、ビット線
容量にアンバランスを生じない様に構成する必要があっ
た。

この発明は、上記の様な問題点を解消するためになされ
たもので、コラムデータ出力信号φ、の配線をビット線
の間に通さず、また別の配線材料をも用いずに形成でき
る高感度のシェアドセンスアンプを有するＭＯＳメモリ
装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るＭＯＳメモリ装置は、ｐ−ｃｈまたはｎ
−ｃｈセンスアンプのいずれか一方のみをシェアし、Ｉ
／Ｏゲートをコラムデコーダが設けられている側の分割
ビット線端に設け、シェアされない他方のｃｈのセンス
アンプのうちＩ／Ｏゲートに近いものと遠いものとでそ
のドライブ能力が異なるように構成したものである。

Ｙ　　〔作用〕 この発明におけるシェアドセンスアンプは、ｐ−ｃｈま
たはｎ−ｃｈのいずれか一方のセンスアンプのみがシェ
アされ、分割されたビット線は各々他線端に設け、かつ
シェアされない他方のｃｈのセンスアンプはＩ／Ｏゲー
トに近いものと遠いものとでそのドライブ能力に差が与
えられているから、コラムデコーダ出力信号用の配線を
ビー／　上線間に設けずともよく、かつＩ／Ｏゲートが
ビット線端にありながら十分なデータ増巾機能をもち、
データをＩ／Ｏ線に転送できる。またパターンレイアウ
ト上もチップ面積は従来例に比べてもほぼ同じですみ、
消費電力も従来例並みの高性能を有する。

また読み出しデータと逆のデータをメモリセルに書込む
際の不具合が解消される。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるＭＯＳメモリ装置を示
し、図において、８．８’、／Ｏ．／Ｏ’はビット線、
ビット線（第１．第２の分割ビット線対）、１５．１５
’は第３．第４のワード線、１４　ハ：１ラム５’　コ
−タ、９．９’４＊１／Ｏｍ、〒／ＯｖＡである。

第２図は、第１図のセンスアンプを構成した場合のＭＯ
ＳダイナミックＲＡＭのブロック図を示したものである
。シェアドセンスアンプの構成は、ビット線、ビット線
がそれぞれ８．８″と／Ｏ゜／Ｏ′に分割されている。

またそれぞれのビット線にはトランジスタＱ！３．Ｑ１
４より構成されるｎ−ｃｈセンスアンプ１３の一部を構
成する第２のフリップフロップ及びトランジスタＱ、、
、Ｑ、、より構成されるｎ−ｃｈセンスアンプ１１の一
部を構成する第１のフリップフロップが直接接続されて
いる。またビット線、ビット線を分割するのはトランジ
スタＱｔｈ、　Ｑ□ｆｆ＋　　Ｑ３１１　　Ｑ３ｔによ
り構成される転送ゲート２０ａ、２０ｂである。

各々のピント線、ピント線を分割している転送ゲート２
０ａ、２０ｂ（７）間（１２に相当）には、トランジス
タＱｚｑ、　　Ｑ３゜により構成されるｐ　−ｃｈセン
スアンプ（第３のフリップフロップ）１２ａが１組あり
、かつトランジスタＱ＊、Ｑ１゜、Ｑ。

から構成された、ビット線、ビット線をプリチャージす
るプリチャージ回路１２ｂが存在する。またコラムデコ
ーダ１４の出力信号φ１を受けてビット線、ビット線の
データをＩｌｏ、Ｉ／Ｏ線に転送するＩ／Ｏゲート（ト
ランジスタ。、、、　Ｑ、ｔに相当）はｎ−ｃｈセンス
アンプ１３とコラムデコーダ１４との間に位置する（１
６を示す）。

そして本実施例では上記ｎ−ｃｈセンスアンプ１１　、
　１３　及［’　ｐ−ｃｈセンスアンプ１２ａによりシ
ェアドセンスアンプ／Ｏ０が構成されている。

次に本実施例装置の動作モードについて述べる。

本装置の動作モードには２種類あり、Ａ′ブロックのメ
モリセルＭ３がアクセスされる時とＢ′ブロックのメモ
リセルＭ４がアクセスされる場合の２種類のモードであ
る。

第３図は各クロックのタイミングチャートを示し、実線
はＢ′ブロック、破線はＡ′ブロックがアクセスされた
時を示す。以下このタイミングチャートに沿って説明を
行う。

（１）Ａ’ブロックがアクセスされた時時刻１−／Ｏに
おいてはビット線、ビット、線８゜８′、／Ｏ．／Ｏ′
は共にｖｌＬレベルにプリチャージされている。１＝１
．でφＧ＋が低レベルになリビソト線、ビット線／Ｏ．
／Ｏ’はトランジスタＱ２い　Ｑ２７がオフして切り離
される。次に１−ｔ２においてφ１．が低レベルになり
ビット線、ビットｍ８．８’のプリチャージ、イコライ
ズが終了する。１＝１３でワード′ｌ！ｓ１５が立ち上
がりメモリセルＭ３のデータが読み出される。

１＝１４でφ３ＡＩＩｌ！が高レベルになりｎ−ｃｈセ
ンスアンプ１１が活性化し、またほぼ同時にφＳＡＰが
低レベルになりｐ−ｃｈセンスアンプ１２ａも活性化し
ビット線、ビット線８．８′上にメモリセルのデータが
０■および（Ｖｃｃ　　Ｖｔｈ）　Ｖに増巾される。次
いで１−１．でφ。、が高レベルになり増巾されたデー
タがトランジスタＱ！、、Ｑ、、を介してビット線、ビ
ット線／Ｏ．／Ｏ″上に転送される。１−１．において
ｎ−ｃｈセンスアンプ１３がφ３＾Ｈ０により活性化さ
れビット線、ビット線／Ｏ．／Ｏ″上にもＯｖ及び（Ｖ
ｃｃ　　Ｖｔｈ）　Ｖに、データが増巾される０次いで
ｔ　”　ｔ　’ｌでφ、が高レベルになりＩｌｏ、Ｉ／
Ｏ線９．９′にデータが転送される。

更に読み出されたデータに対して逆のデータが１／Ｏ、
Ｉ／Ｏ線９．９゛より書き込まれた場合、トランジスタ
Ｑ８い　Ｑｔｔのゲートを介してデータがビット線、ビ
ット線／Ｏ．／Ｏ’に書き込まれる。するとトランジス
タＱ、３．Ｑ、、より構成されるフリップフロップを含
むｎ−ｃｈセンスアンプ１３が反転され、書きこまれた
逆データをビット線。

ビット線／Ｏ．／Ｏ’上に増巾する。このデータが順次
ゲートＱ。、　Ｑｔ、を介してｐ−ｃｈセンスアンプ１
２ａを反転し更にゲー）Ｑ３１．　　Ｑ３２を介してビ
ット線、ビットｖＡ８．８’に転送される。この時トラ
ンジスタＱ、、、Ｑ、４より構成されるフリップフロッ
プを含むｎ−ｃｈセンスアンプ１１を反転させる必要が
ある。

ｎ−ｃｈセンスアンプ１３は一般に同じトランジスタサ
イズで作られたｐ−ｃｈセンスアンプ１２ａよりドライ
ブ能力が強いためにフリップフロップを反転できるが、
ｎ−ｃｈセンスアンプ１１．１３が共に同じサイズで構
成されていた場合、競合が生じ逆データの書き込みがで
きなくなったり、センスに非常に長い時間を要してしま
う、よって、Ｉ／Ｏゲートに近い側のセンスアンプ１３
はＩ／Ｏゲートに遠い方のセンスアンプ１１に比べてド
ライブ能力が大きくなるようにサイズにアンバランスを
設ける必要がある０本発明ではセンスアンプ１３のトラ
ンジスタサイズをセンスアンプ１１のそれより大きくす
る事によりＡ′ブロックへの逆データの書き込みがスム
ーズに行われる様になる。

（２）Ｂ′ブロックがアクセスされた時ｊｗｊ０におい
ては、先に述べたＡ′ブロックがアクセスされた時と同
じである。１＝１．においてφ、が低レベルになりビッ
ト線、ビット線８゜８′は切り離される。１！１．でφ
ＰＣが低レベルになり、ビット線、ビット線／Ｏ．／Ｏ
’のプリチャージ、イコライズが終了する。ｔ−ｔ、で
ワード線１５′が立ち上がりメモリセルＭ４のデータが
読み出される。ｔ”ｔｎでφ３＾１が高レベルになすｎ
−ｃｈセンスアンプ１３が活性化し、はぼ同時にφＳＡ
Ｐが低レベルになりｐ−ｃｈセンスアンプ１２ａも活性
化し、ビット線、ビット線／Ｏ゜／Ｏ′上にメモリセル
データがＯｖ及び（ＶＣｏ−Ｖい）■に増巾される０次
いで１−１．でφ７が高レベルになりＩｌｏ、Ｉ／Ｏ線
９．９′のデータが転送される。

また書き込み動作は従来例と変わらずＡ′ブロック選択
時の様な問題はない。

本発明は以上の様に構成され動作するために以下に示す
ような効果がある 各々分割されたビット線対に直接接続されたｎ−ｃｈセ
ンスアンプ１１．１３のサイズにアンバランスを設はド
ライブ能力に差をつけて、つまり■／Ｏゲートと同一ビ
ット線対に設けられたｎ　−ｃｈセンスアンプ１３を他
方のセンスアンプ１１よりそのサイズを大きくして、読
み出しデータに対しての逆データの書き込みをスムーズ
に出来る様にしである。

またＩｌｏ、Ｉ／Ｏ線の転送ゲー）１６がコラムデコー
ダに接して構成されるため、コラムアドレス選択信号φ
Ｖの配線をビット線間に設けたり、また他の配線層を用
いて設ける必要がない、またメモリセルから読み出され
たデータがまずｎ　−ｃｈセンスアンプ１１．１３で直
接増巾されるのに対し、従来例では一度転送ゲート、即
ちトランジスタＱ７　、　Ｑｓ　、又はＱｓ　、Ｑｈを
通過しなければならない為、センス感度は本発明の方が
向上している。

本発明のＩ／ＯゲートはＢ′ブロックにある為にＡ′ブ
ロックが選ばれた時に転送ゲートを２度通過しなければ
ならないが、センスアンプ１３が有効な働きをするため
に全く不利にはならない。

またセンスアンプがｐ−ｃｈＯものとｎ−ｃｈＯものと
でパターンレイアウト上池れているため、ラッチアップ
等の見地からもパターンレイアウトしやすい。またビッ
ト線の高レベルは従来例と全く同じ（Ｖｃｃ　　Ｖい）
■までであり、また、本発明では上述のようにｐ−ｃｈ
センスアンプとｎ　−ｃｈセンスアンプがパターンレイ
アウト上池れており、かつその間に転送ゲートのトラン
ジスタを介しているために、センス時のｐ−ｃｈセンス
アンプとｎ−ｃｈセンスアンプ間の貫通電流が従来例に
比べ大きく改善され、パワーカットの点で大きな効果が
ある。

また本発明ではビット線とＩ　／　Ｏ線とが交差しない
為に両者を同一の配線層で形成することも可能である。

また本発明ではｎ−ｃｈセンスアンプの個数が従来例に
比べ２倍あるが、トランジスタＱ３３．　Ｑ３．。

Ｑ！！Ｉ　Ｑ／Ｏのサイズを従来に比べ小さくできるた
めにトータルのパターンレイアウトの面積もほぼ同一に
できる。

また本発明では従来例と同じくビット線プリチ＋−’；
レベルが（Ｖｃｃ　　Ｖｔｈ）　／　２　＝　Ｖａｔで
あり、これはワード線をブーストしない時にメモリセル
に書きこまれる電位（０■又はＶ、、−Ｖい（メモリセ
ルトランジスタのＶい）であり、センスの感度はダミー
レベルをうまく読み出し電荷のほぼ中央に設定できるた
めにセンス感度はよく、ソフトエラー等にも強い。

なお、上記実施例ではｐ−ｃｈセンスアンプ分のみをシ
ェアし、ｎ−ｃｈセンスアンプ分のフリップフロップを
２つ設けたが、逆にｎ−ａｈセンスアンプ分のみをシェ
アし、ｐ−ｃｈセンスアンプ分のフリップフロップを２
つ設けてもよく、上記実施例と同様の効果を奏する。

また上記実施例ではＣＭＯ３のシェアドセンスアンプの
構成について示したが、ＮＭＯ３のシェアドセンスアン
プとすることもでき、これはｐ−ｃｈセンスアンプ部を
Ｎ−ｃｈ）ランジスタのみで構成された、昇圧回路を有
するアクティブリストア回路を用いることにより実現で
きる。

〔発明の効果〕

以上のように、この発明に係るＭＯＳメモリ装置によれ
ば、ＣＭＯＳシェアドセンスアンプのうち一方の導電型
のセンスアンプのみをシェアし、１／Ｏゲートをコラム
デコーダに隣接して設はシェアされない他方の導電型の
センスアンプはＩ／Ｏゲートに近いものと遠いものとで
そのドライブ能力が異なるようにしたので、センス感度
の向上、読み出しデータと逆データを書込む際のセンス
障害の解消、パターンレイアウトの容易化、ソフトエラ
ーに強い等の種々の効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一寞施例によるＭＯＳメモリ装置の
センスアンプの回路図、第２図は第１図のセンスアンプ
を使用した時のメモリセルのブロック図、第３図は第１
図のセンスアンプのタイミングチャート図、第４図は従
来例によるセンスアンプの回路図、第５図は第４図のセ
ンスアンプを使用した時のメモリアレイのブロック図で
ある。 図において、Ｑ／Ｏ．　Ｑ３゜はｐ−ｃｈトランジスタ
、１２ａはｐ−ｃｈセンスアンプ（第３のフリップフロ
ップ）　、Ｑｚｓ、　　Ｑｚ４はｎ−ｃｈ）ランジスタ
、１１はｎ−ｃｈセンスアンプ（第１のフリップフロッ
プ）　、Ｑｚｓ、　　Ｑｚａはｎ−ｃｈ）ランジスタ、
１３はｎ−ｃｈセンスアンプ（第２のフリツプフロツプ
）、１４はコラムデコーダ、ｌり、１５′はワード線、
８．８′は第１の分割ビット線対、／Ｏ．／Ｏ’は第２
の分割ビット線対、１６はＩ／Ｏゲート、２０ａ、２０
ｂは転送ゲート、／Ｏ０はコラムデコーダである。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成され各ビット線対が各々複数
   組のゲートを介して分割された構成を取るＭＯＳダイナ
   ミックＲＡＭにおいて、 第１導電形のＭＯＳトランジスタからなりそれぞれ第１
   及び第２の分割ビット線対に接続された第１、第２の分
   割ビット線対に接続された第１、第２のフリップフロッ
   プと、 第２導電形のＭＯＳトランジスタからなり上記複数組の
   ゲートを介して上記第１、第２の分割ビット線対に接続
   された第３のフリップフロップとを備え、 上記第１ないし第３のフリップフロップによりシエアド
   センスアンプが構成され、 上記第１、第２のフリップフロップはそのドライブ能力
   が異なることを特徴とするＭＯＳメモリ装置。
2. （２）デコーダ出力に応じてビット線データをデータ入
   出力線に転送するためのＩ／Ｏゲートが、上記第１また
   は第２の分割ビット線対のうちの当該デコーダに近い側
   のものに接続されていることを特徴とする特許請求の範
   囲第１項記載のＭＯＳメモリ装置。
3. （３）上記第１、第２のフリップフロップのうち上記デ
   コーダに近い側の分割ビット線対に接続されたものが他
   方のフリップフロップよりも大きなドライブ能力を有す
   ることを特徴とする特許請求の範囲第１項または第２項
   記載のＭＯＳメモリ装置。
4. （４）上記ドライブ能力の差異は上記フリップフロップ
   を構成するトランジスタサイズの差異により付与されて
   いることを特徴とする特許請求の範囲第１項ないし第３
   項のいずれかに記載のＭＯＳメモリ装置。