JPS6394499A

JPS6394499A - 半導体記憶装置

Info

Publication number: JPS6394499A
Application number: JP61238387A
Authority: JP
Inventors: Natsuki Kushiyama; 夏樹串山; Toru Furuyama; 古山　透
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-10-07
Filing date: 1986-10-07
Publication date: 1988-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）この発明は、０ＭＯ３構成の半導体記憶装置に関し、特
に内部降圧電源回路を備えた半導体記憶装置に関する。

（従来の技術）内部降圧電源回路を備えたダイナミックＲＡＭは、例え
ば、文献（ＩＳＳＣＣ８４ＦＡＮ　　　１８．５　　　
Ａｎ　　Ｅｘｐｅｒｉｍｅｎｔａｌ　　１ＭｂＤＲＡＭ
　ｗｉｔｈ　Ｏｎ　Ｃｈｉｐ　ＶＯＩｔａｇｅ　　Ｃ１
ｒｃｕｉｔ）にも記載されているように、第３図に示す
ような構成のものが知られている。

第３図に示すダイナミックＲＡＭには、内部降圧電源回
路として電圧リミッタ回路１１が用いられるもので、こ
の電圧リミッタ回路１１の出力電圧ＶＬは、Ｎチャンネ
ルトランジスタＱ１と０２のコンダクタンス比で決定さ
れる。この場合、出力電圧ＶＬは、外部電源電圧ＶＣＣ
−５［Ｖ］に対して３．７　［Ｖ］程度のものである。

またＮチャンネルトランジスタＱ３　、Ｃ４およびＣ５
は、外部電源電圧ＶＣＣが５［７１以上に成った時に、
出力電圧ＶＬが所定の電圧値を大幅に越えないように制
御するためのものである。

このように降圧された出力電圧ＶＬは、増幅回路１２に
よってＮチャンネルトランジスタのしきい値電圧ＶＴ分
だけ昇圧されてビット線プリチャージ制御回路１３と、
ワード線制御回路１４に入力される。

上記ビット線プリチャージ制御回路１３の制御入力ΦＰ
がＶｃｃに等しい値になると、その出力Φ。

しは、ΦＰＬ−ＶＬ＋ＶＴとなる。この結果、ビット線
プレチャージ用のＮチャンネルトランジスタＱ６　、Ｃ
７がオン状態になり、ビットＩ！Ｄ、１）は■、のレベ
ルにプリチャージされる。

書込み時には、例えば、ビット線りが■し、ビット線間
が０［Ｖ］となり、ワード線制御回路１４にワード線制
御信号Φｗ−Ｖｃｃが入力され、かつＸデコーダ（Ｘｄ
ｅＣ）のＮチャンネルトランジスタＱ８がオン状態にな
ると、ワード線Ｗは、ΦＷＬ−ＶＬ　＋ＶＴのレベルに
なる。このワード線Ｗはメモリセルのスイッチングトラ
ンジスタＱ９のゲート電極に接続されているので、ワー
ド線Ｗのレベルが■Ｌ＋Ｖ丁となると、ビット線りに接
続されているメモリセルにはＶＬと等しい電圧が書込ま
れるようになる。

このように構成されるダイナミックＲＡＭは、Ｎチャン
ネル型なので、周辺回路にブートストラップ回路が必要
になり、５［７１以上の高電圧がかかる箇所（例えば、
トランジスタＱ１　）が存在し、信頼性上問題がある。

またビット線のプリチャージレベルをＶＬに等しくとる
ため、ビット線プリチャージ用トランジスタＱ６および
Ｃ７のゲート電極にはＶＬ＋ＶＴが供給され、ソース電
極には外部電源Ｖｃｃが供給されているため、上記ビッ
ト線プリチャージ用トランジスタＱ６　、Ｃ７は５極管
動作するようになり、ビット線のプリチャージに時間が
かかる。また、ビット線のプリチャージ電圧がＶＬであ
るので、ビット線の充電電流が大きくなり、消費電力は
比較的大きなものとなる。

また文献　日経マイクロデバイス、１９８６年３月号、
９７頁乃至１０８頁、“４ＭビットＤＲＡＭ技術”には
、チップ上に内部降圧回路を備え、［）ｏｕｔ出力回路
を除く全ての回路が上記内部降圧回路の出力ＶＬで駆動
されるダイナミックＲＡＭが記載されている。この□ｏ
ｕｔ出力回路は、外部装置とのコンパティビリティを確
保するために、■、からＶｃｃレベルへの変換回路を必
要としている。このような構成のダイナミックＲＡＭに
おいては、０ｏｕｔ出力回路を除く全ての回路が内部降
圧回路の出力電圧ＶＬで駆動しているため、動作速度が
遅くなる。また、［）ｏｕｔ出力回路で、ＶＬからＶＣ
Ｃへのレベル変換を行なわなければならないので、複雑
なレベル変換回路を付加する必要がある。

（発明が解決しようとする問題点）この発明は上記のような点に鑑みなされたもので、従来
の半導体記憶装置では消費電力が比較的高く、しかも動
作速度が遅かった点を改善し、消費電力が低く、高速動
作を可能にすると共に、動作信頼性の高い半導体記憶装
置を提供しようとするものである。

［発明の構成］（問題点を解決するための手段）すなわちこの発明に係る半導体記憶装置にあっては、Ｃ
ＭＯＳ回路で構成され外部電源電圧Ｖｃｃで駆動される
周辺回路と、外部ｌｉ源電圧Ｖｃｃよりも低い電圧■、
を発生する内部降圧電源回路を備えるようにし、ビット
線のプリチャージ電圧をＶ　Ｌ　／　２にし、メモリセ
ルへの一方のデータ書込み電圧をＶＬにするようにした
ものである。

（作用）上記のような手段を備えた半導体記憶装置にあっては、
ビット線のプリチャージ電圧がＶＬ／２であるので、ビ
ット線の充電電流が小さくなると共に、周辺回路が外部
電源電圧で駆動されていることによって動作が高速にな
る。

（実施例）以下、図面を参照してこの発明の詳細な説明する。第１
図は、この発明による半導体記憶装置２０の構成を説明
するもので、メモリセルアレイ２１は、内部降圧電源回
路２２によって降圧された電源電圧ＶＬで動作され、上
記メモリセルアレイ２１のデータの書込み／読出し制御
を行なう周辺回路２３は外部電源電圧Ｖｃｃで動作され
るようになっている。

すなわち、外部電源電圧Ｖｃｃ（例えば、５Ｖ）が印加
されるパッド２４は、内部降圧電源回路２２と周辺回路
２３とに接続されており、この内部降圧電源回路２２の
出力電圧がＶＬ　　（例えば、３．７Ｖ）となる。この
降圧された電圧ＶＬは、メモリセルアレイ２１と、ビッ
ト線プリチャージ用電源変換回路２２ａと、セルプレー
ト用電源変換回路２２ｂとに供給され、このビット線プ
リチャージ用電源変換回路２２ａおよびセルプレート用
電源変換回路２２ｂの出力電圧は、いずれもメモリセル
アレイ２１に供給され、その電圧値はＶＬ／２である。

第２図は、第１図に示した半導体記憶装置２０の一部特
にメモリセルアレイ部を詳細に示すもので、３１は一列
分に対応するメモリセルアレイである。

この各メモリセルアレイ３１内に行列状に配列されたダ
イナミック型のメモリセル３２は、例えばそのしきい値
電圧がＶＴである１個のスイッチング用Ｎチャンネル型
ＭＯＳトランジスタ３３と、１個の記憶用Ｎチャンネル
型ＭＯＳキャパシタ３４との直列接続から成るもので、
この記憶用キャパシタ３４の一端には、第１図に記載し
たセルプレート用電源変換回路２２ｂからの出力Ｖ　Ｌ
　／　２が供給されるようになっている。上記Ｎチャン
ネル型ＭＯＳキャパシタ３４は、Ｐ型基板に形成される
Ｎ型反転層を利用したものである。

上記スイッチング用トランジスタ３３の一端は、ビット
線Ｂ　Ｌ３５、Ｂ　Ｌ３６のどちらか一方に接続され（
この実施例では、ＢＬ３５に接続されている）、このト
ランジスタ３３のゲート電極はワード線Ｗ　Ｌ　３７に
接続されている。ビット線ＢＬ３Ｓには、ビット線プリ
チャージ用Ｎチャンネル型トランジスタ３８のドレイン
雪掻が接続され、このトランジスタ３８のソース電極に
は、上記ビット線プリチャージ用電源変換回路２２ａか
らの出力電圧Ｖ　Ｌ　／　２が供給される。同様に、ビ
ット線ＢＬ３６にもビット線プリチャージ用Ｎチャンネ
ル型トランジスタ３９のドレイン電極が接続され、この
トランジスタ３９のソース電極には、上記ビット線プリ
チャージ用電源変換回路２２ａからの出力電圧Ｖ　Ｌ　
／　２が供給されている。さらに、トランジスタ３８オ
よび３９のゲート電極には、上記ビット線プリチャージ
用制御信号Φが供給される。このビット線プリチャージ
用制御信号Φは、周辺回路２３によって制御されるもの
で、その電圧は電源電圧Ｖｃｃである。従って、トラン
ジスタ３８および３９は、３極管動作するようになり、
ビット線ＢＬ３５およびＢし３６は、ＶＬ／２に速やか
にプリチャージされるようになる。

ビット線ＢＬ３５とＢＬ３６との間には、２つのＰチャ
ンネル型トランジスタ４０ａ、４０ｂから構成されるＰ
チャンネル型フリップフロップ部４０と、２つのＮチャ
ンネル型トランジスタ４１ａ、４１ｂから構成されるＮ
チャンネル型フリップ７０ツブ部４１とが接続されてお
り、これらのフリップフロップ部４０．４１によって０
ＭＯ３型のセンスアンプが構成されるようになっている
。上記Ｐチャンネル型フリップフロップ部４０には信号
ＳＡＰが供給され、Ｎチャンネル型フリップフロップ部
４１には信号ＳＡＮが供給される。これらの信号ＳＡＰ
およびＳＡＮは、共に周辺回路からの制御信号であり、
ＳＡＮがＶＬからＯ［Ｖ］に変化した時に、ＳＡＰが０
［■］からＶＬに変化するようになっている。すなわち
、上記Ｐチャンネル型フリップフロップ部４０は、電圧
はＶＬで駆動されるようになっている。

ビット線ＢＬ３５は、カラム選択用Ｎチャンネル型トラ
ンジスタ４２を介して、データ入出力（Ｉｌｏ）線４３
に接続され、一方ビット線８Ｌ３６は、カラム選択用ト
ランジスタ４４を介してＩ１０線４５に接続されている
。上記カラム選択用トランジスタ４２および４４は、周
辺回路２３から供給されるカラム選択信号Ｃ８によって
制御される。このカラム選択信号Ｃ８の電圧レベルはＶ
ＣＣである。

Ｉ１０線４３および４５には、電源電圧Ｖｃｃで駆動さ
れ、周辺回路２３とのデータの入出力を行なうＩ１０バ
ッファ４６が接続されている。

また、上記ワード線ＷＬ３７には、ワード線ブートレベ
ルリミッタ用のＮチャンネル型トランジスタ４７のドレ
イン電極とゲート電橋が接続されており、このトランジ
スタ４７のソース電ｉ、上記内部降圧電源変換回路２２
からの出力電圧■、が供給されるようになっている。従
って、周辺回路２３からワード線ＷＬ３７に供給される
電位がＶＬ　＋ＶＴにまで達すると、トランジスタ４７
がオン状態となるので、ワード線ＷＬ３７の電位は、Ｖ
Ｌ＋ＶＴに制限されるようになる。したがって、上記ス
イッチング用トランジスタ３３のゲートに必要以上に＾
い電圧値がかかることを効果的に防止することができる
ようになる。

次に、以上のように構成される半導体記憶装置の動作を
説明する。例えば、メモリセル３２にデータ“１”を書
込む時には、ビット線ＢＬ３５の電位がＶＬとなり、ワ
ード線ＷＬ３７の電位がＶＬ＋ＶＴどなって、トランジ
スタ３３を介してキャパシタ３４にＶＬがチャージされ
る。

データ“１”を読出す時には、トランジスタ３８．３９
をオン状態にすることによってビット線ＢＬ３５および
ＢＬ３６をＶ　Ｌ　／　２にプリチャージした後に、ト
ランジスタ３３をオン状態にする。このトランジスタ３
３がオン状態になると、キャパシタ３４にチャージされ
ている電位ＶＬによって、ビット線ＢＬ３５の電位はＶ
Ｌよりも僅かに高い値となり、一方ビット線間ゴー３６
の電位はＶＬ／２のままとなる。

これと同様に、データ゛０”の読出し時には、ビット線
ＢＬ３５の電位はＶＬよりも僅かに低い値となり、ビッ
ト［１Ｂ１３６の電位はＶＬ／２のままとなる。

このようなビット線ＢＬ３５とビット線■工３６との電
圧レベルの差によって、Ｎチャンネル型フリップフロッ
プ部４１を構成するトランジスタ４１ａと４１ｂとの間
にコンダクタンス差が生じ、さらに、Ｐチャンネル型フ
リップフロップ部４０を構成するトランジスタ４０ａと
４０ｂとの間にも、コンダクタンス差が生じるようにな
るので、“１″読出し時には、ビット線ＢＬ３５の電位
がＶＬＮビット線３１３６の電位がＯ［Ｖ］にそれぞれ
近づき、“０”読出し時には、ビット線ＢＬ３５の電位
がＯ［Ｖ］、ビット線■ゴー３６の電位がＶＬにそれぞ
れ近づくようになる。センスフンブからのこのような出
力は、外部電源電圧Ｖｃｃで駆動されるＩ１０バッファ
４６によってＶＣＣまでレベル変換されるので、？！雑
な構成のレベル変換回路を備える必要がなくなる。

また、周辺回路２３がＶｃｃ駆動されているので、従来
のダイナミックＲＡＭに比べ動作が速く、なる。

尚、この実施例では、メモリセルがＮチャンネルトラン
ジスタとＮチャンネルキャパシタとによって構成される
場合について説明したが、この発明は、メモリセルがＰ
チャンネルトランジスタとＰチャンネルキャパシタとに
よって構成される場合にも適用可能である。

［発明の効果コ以上のようにこの発明によれば、ビット線のプリチャー
ジ用トランジスタを３極管動作させることができるよう
になると共に、周辺回路が外部電源電圧Ｖｃｃで駆動さ
れていることによって、高速動作が可能となる。また、
メモリセルに■、のレベルを書込むために必要なワード
線のレベルがＶＬ　＋ＶＴであること、さらに、周辺回
路が０ＭＯ３構成であることにより消費電力を低く押え
ることが可能となる。

また、ＣＭＯＳセンスアンプ内のＰチャンネル型フリッ
プフロップがＶＬ駆動され、Ｉ１０バッファがＶｃｃ駆
動されているため、複雑なレベル変換回路を設ける必要
がなくなり、出力回路の設計が容易になる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶装置の構
成を説明するブロック図、第２図は上記半導体記憶装置
の一部特にメモリセルアレイ部を詳細に示す構成図、第
３図は従来の半導体記憶装置を説明する構成図である。２０・・・半導体記憶装置、２１・・・メモリセルアレ
イ、２２・・・内部降圧電源回路、２２ａ・・・プリチ
ャージ用電源変換回路、２２ｂ・・・セルプレート用電
源変換回路、２３・・・周辺回路、３２・・・メモリセ
ル、３８．３９・・・ビット線プリチャージ用トランジ
スタ、４０・・・Ｐチャンネル型フリップフロップ部、
４１・・・Ｎチャンネル型フリップフロップ部、４６・
・・Ｉ１０バッファ、４７・・・ワード線ブートレベル
リミッタ用トランジスタ。出願人代理人　　弁理士　鈴　江　武　彦第１図第２図

Claims

【特許請求の範囲】

（１）外部電源電圧Ｖ＿Ｃ＿Ｃを降下してこの電圧Ｖ＿
Ｃ＿Ｃよりも低い電圧値Ｖ＿Ｌを発生する内部降圧電源
回路と、ＣＭＯＳ回路から構成され、上記外部電源電圧Ｖ＿Ｃ＿
Ｃで駆動される周辺回路と、この周辺回路によってデータの書込み・読出しが制御さ
れ、“１”または“０”の一方のデータ書込み電圧が上
記電圧Ｖ＿Ｌであるメモリセルと、このメモリセルに接続され、電圧Ｖ＿Ｌ／２でプリチャ
ージされるビット線と、このビット線の電位を検出して、データを出力するセン
スアンプとを具備したことを特徴とする半導体記憶装置
。
（２）上記センスアンプは、Ｐチャンネル型のフリップ
フロップと、Ｎチャンネル型のフリップフロップとから
構成され、上記Ｐチャンネル型のフリップフロップは上
記電圧Ｖ＿Ｌで駆動される特許請求の範囲第１項記載の
半導体記憶装置。
（３）上記メモリセルは、１個のスイッチングトランジ
スタと、１個の記憶用キャパシタとから構成され、上記
スイッチングトランジスタのゲートに供給される電圧は
上記電圧Ｖ＿Ｌとこのトランジスタのしきい値電圧Ｖ＿
Ｔとの和Ｖ＿Ｌ＋Ｖ＿Ｔを越えないように制限され、上
記キャパシタのプレート電圧はＶ＿Ｌ／２である特許請
求の範囲第１項記載の半導体記憶装置。