JPH0417191A - ダイナミック型ランダムアクセスメモリ - Google Patents

ダイナミック型ランダムアクセスメモリ

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JPH0417191A JP2119948A JP11994890A JPH0417191A JP H0417191 A JPH0417191 A JP H0417191A JP 2119948 A JP2119948 A JP 2119948A JP 11994890 A JP11994890 A JP 11994890A JP H0417191 A JPH0417191 A JP H0417191A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体装置およびそのバーンイン方法に係り
、特に例えばダイナミック型ランダムアクセスメモリ（
ＤＲＡＭ）のように内部で昇圧あるいは降圧された電位
を少なくとも１種類は含む複数の電位が回路ブロックに
よって使い分けられている半導体装置およびそのバーン
イン方法に関する。
（従来の技術） 半導体集積回路のバーンインには、２つの目的がある。
その１つは、ウェーハプロセス上の潜在不良（欠陥のあ
る酸化膜など）を過酷な条件の下で試験（ストレスの加
速）することにより露呈させてスクリーニングすること
である。もう１つは、組み立て工程での不良（封止樹脂
のクラックなど）をスクリーニングすることである。
このようなバーンインに必要とするバーンイン装置のた
めの設備投資と設置場所の確保は集積口路の製造の上で
非常に大きな割合を占めている。
従来、半導体集積回路に対するバーンインは、個々の集
積回路として組み立てられたパッケージング状態で行っ
ている。このため、バーンイン装置の設備投資とその設
置場所の確保のための費用が高く、半導体集積回路の製
造コストを押し上げる大きな要因になっており、しがも
、冗長回路を備えた半導体集積回路（メモリなど）であ
っても、バーンイン時の不良については救済することか
できず、チップの歩留りの向上が難しいという問題もあ
った。
即チ、従来のバーンイン方法は、■バーンインで発生し
た不良は救済できない上、アセンブリまで進んで製造費
のかさんだものを不良品として処理しなければならず、
同じ１チツプでもダイソート時に不良として処理される
ものと比べて著しく損失が大きいという問題がある。
さらに、内部で昇圧あるいは降圧された電位を少なくと
も１種類は含む複数の電位が回路ブロックによって使い
分けられている半導体装置、例えばワード線電圧が昇圧
されているＤＲＡＭの従来のバーンイン方法は、■ワー
ド線（メモリセルのトランスファゲート）には通常の回
路より厳しい電界が加わるか、ワード線には例えば１０
２４サイクルに１回というような割合でしか選択されな
いので、最大電界が印加されている実質時間は短かく、
バーンインに長時間を必要とするという問題、■昇圧さ
れているワード線電圧が加わるトランスファゲートの破
壊や、昇圧電圧が加わる拡散層のジャンクションブレー
クダウンでバーンインの電圧の上限が決められており、
昇圧されていない通常の回路に対してはストレス条件が
甘くなっており、通常の回路の不良の収束に時間がかか
るという問題かある。
上記■の問題、を解決するために、本願発明者は、ウェ
ーハ状態でバーンインを行ってウェーハプロセス上の潜
在不′良をスクリーニングすることが可能になり、集積
回路の組み立て後の電気的なストレスをかけたバーンイ
ンを不要にする、あるいは、その時間を大幅に短縮する
ことが可能となる半導体装置およびそのバーンイン方法
を提案した（本願出願人の出願に係る特願平１−１６９
６５９号）。
また、上記■の問題を解決するために、本願発明者は、
バーンイン時には、全てのワード線あるいは通常動作時
に選択される本数以上のワード線に一斉に電圧ストレス
を印加し得るようにし、トランスファゲートに対するス
トレス印加の効率を向上させ、トランスファゲートの不
良を早く収束させ、バーンインの効率を著しく向上し得
る半導体メモリ装置を提案した（本願出願人の出願に係
る特願平１−１６９６３１号）。これにより、ＤＲＡＭ
の場合、トランスファゲートのバーンインについては不
良が十分に収束するレベルになり、１ＭのＤＲＡＭや４
ＭのＤＲＡＭにおける不良の大半を占めるビット不良を
高速に収束することが可能になるが、ワード線以外の回
路の不良（例えばメモリセルの不良）の収束については
問題が残る。
以下、上記■の問題について詳述する。
ＤＲＡＭにおいては、メモリセルの記憶ノードに電源電
位までのレベルを書込むことかできるように、メモリセ
ルのトランスファゲートに接続されているワード線を電
源電位より高い電位まで昇圧する技術が広く用いられて
いる。４Ｍ以下のＤＲＡＭでは、ＲＡＭ上の殆んどの回
路ブロックには、外部から与えられた電源電位Ｖｃｃが
直接に印加され、ワード線はＶｃｅ電位以上に昇圧され
ているのが一般的である。１６ＭのＤＲＡＭでは、チッ
プ上で降圧された内部電源で殆んどの回路ブロックを動
作させ、ワード線には上記内部電源を昇圧した電位を印
加する場合（文献、　ＩＥＥＥＪＯＵＲＮＡＬ　ＯＦ　
５ＱＬＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ、　ＶＯＬ
、２３．Ｎｏ。
５．０ＣＴＯＢＥＲ１９８８ｐｐ、１１２８−１１３２
　”　Ｄｕａｌ−Ｏｐｅｒａｔｉｎｇ−■ｏｌｔａｇｅ
　Ｓｃｈｅｍｅ　ｆｏｒ　ａ　Ｓｉｎｇｌｅ　５−Ｖ　
１Ｂ−ＭｂｉｔＤＲＡＭ　”　）や、ワード線にはチッ
プ外部から与えられた電源を印加する場合（文献；　ｌ
５ｓｃｃ　８９．ｐｐ。
２４Ｂ−２４７°’　Ａ　５５ｎｓ　１６Ｍｂ　ＤＲＡ
Ｍ　”）が知られている。
このようにいずれの場合も、ワード線はそれ以外の回路
の大半に印加される電位よりも高い電位が印加されてい
る。
一方、メモリセルのトランスファゲートのＭＯＳ）ラン
ジスタとそれ以外の周辺回路のＭＯＳ）ランジスタとは
同じ膜厚のゲート絶縁膜が用いられているのが一般的で
あり、メモリセルのトランスファゲートだけ他のＭＯＳ
トランジスタよりも厳しい電界がかかる。即ち、チップ
外部から与えられた電源Ｖｃｃで動作するＤＲＡＭの場
合、ワード線の昇圧レベルは約１．．５Ｖｃｃに達し、
バーンインを７Ｖで実施すれば、ワード線の電位は１０
．５Ｖにもなる。ここで、メモリセルのトランスファゲ
ートのゲート絶縁膜厚が２００人だとすると、トランス
ファゲートにかかる電界は５Ｍ　Ｖ　／　ｃ　ｍを越え
る。
従って、バーンインを考えた場合、バーンイン電圧の上
限がメモリセルのトランスファゲートのゲート絶縁膜の
破壊で決まってしまい、それ以外の回路に関しては電界
の加速が不十分となり、バーンインで発生する不良がな
かなか収束せず、これを収束させるために長時間のバー
ンインが必要となってしまう。
なお、１Ｍ以上のＤＲＡＭでは、メモリセルのキャパシ
タの電極電位を電源電位Ｖｃｃの１／２に設定すること
が一般的になり、キャパシタ絶縁膜の不良がなかなか収
束しないという問題もあるが、この問題を解決するため
に、バーンイン時にはキャパシタの電極電位をＶｃｃ／
２ではなくＶＣＣまたは接地電位Ｖｓｓに設定する技術
が提案されている（昭和６３年電子情報通信学会春期全
国大会、講演番号Ｃ−３２４）。
（発明が解決しようとする課題） 上記したように従来のＤＲＡＭは、バーンイン電圧の上
限がメモリセルのトランスファゲートのゲート絶縁膜の
破壊で決まってしまい、それ以外の回路に関しては電界
の加速が不十分となり、バーンインでの不良がなかなか
収束せず、これを収束させるために長時間のバーンイン
が必要となってしまうという問題がある。
本発明は、上記課題を解決すべくなされたもので、その
目的は、バーンイン電圧の上限かある回路ブロックの破
壊で決まることを防止し、上記回路ブロック以外の回路
ブロックを従来より高い電圧でバーンインすることが可
能になり、この回路ブロックの不良の収束時間を短縮し
、バーンイン時間を大幅に短縮することが可能になる半
導体装置およびそのバーンイン方法を提供することにあ
る。
［発明の構成コ （課題を解決するだめの手段） 本発明の半導体装置は、内部で昇圧あるいは降圧された
電位を少なくとも１種類は含む複数の電位が回路ブロッ
クによって使い分けられている半導体装置において、上
記複数の電位を選択的かつ可逆的に変化させる手段を具
備することを特徴とする。
上記半導体装置が、例えば通常動作時のワード線選択時
にワード線にそれ以外の回路よりも高い昇圧電圧が印加
されるＤＲＡＭである場合、バーンイン時に上記複数の
電位を選択的かつ可逆的に変化させ、ワード線にそれ以
外の回路よりも高い電圧が印加されることがないように
制御する簡便な手段は２つある。
その１つは、バーンイン時に、ワード線をワード線昇圧
回路から電気的に分離しないが、ワード線が全く選択さ
れないようにするか、ワード線は選択するがワード線昇
圧機能を非活性状態にすると共にワード線駆動回路に印
加される電圧をその他の回路に印加される電源電位ＶＣ
Ｃと同じにしてしまう手段であり、もう１つは、バーン
イン時に、ワード線とそれ以外の回路とに対して独立に
電圧ストレスを印加する手段である。
また、本発明の半導体装置のバーンイン方法は、上記半
導体装置のバーンイン時に前記複数の電位を選択的に変
化させ、ある回路ブロックにそれ以外の回路ブロックよ
りも高い電圧が印加されることがないようにしてバーン
インを行うことを特徴とする。
また、本発明の半導体装置のバーンイン方法は、上記半
導体装置かＤＲＡＭであって、そのワード線をワード線
昇圧回路あるいはワード線駆動回路から電気的に分離し
得る手段を有する場合、または、そのワード線に選択的
に電位を与える手段を有する場合、そのバーンイン時に
ワード線とそれ以外の回路とに対して独立に電圧ストレ
スを印加してバーンインを行うことを特徴とする。
（作　用） 上記半導体装置およびバーンイン方法によれば、例えば
ＤＲＡＭの場合、バーンイン時にワード線（メモリセル
のトランスファゲート）にそれ以外の回路よりも高い電
圧が印加されることがないようにし、上記トランスファ
ゲート以外の回路を従来より高い電圧でバーンインする
ことが可能になる。これにより、バーンイン時の電圧の
上限が、メモリセルのトランスファゲートの破壊や、昇
圧されているノードのジャンクションブレークダウンな
どで決められなくなり、上記トランスファゲート以外の
回路に従来よりも高い電圧が印加されてその回路の破壊
や、その回路のノードのジャンクションブレークダウン
で決まるようになるので、トランスファゲート以外の回
路の不良の収東時間を短縮し、バーンイン時間を大幅に
短縮することが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、通常動作時のワード線選択時にワード線にそ
れ以外の回路よりも高い昇圧電圧が印加されるＤＲＡＭ
、例えば文献、　ＪＥＥＥＪＯＵＲＮＡＬ　０ＦＳＯＬ
ＩＤ−３ＴＡＴＥ　ＣＩＲＣＵＩＴＳ、　ＶＯＬ、２４
．ＮＯ，５，ｐｐ、１１７０１１７５”　　に記載され
ているようなりＲＡＭにおけるワード線電位昇圧回路お
よびワード線駆動回路に対して、バーンイン時にワード
線を選択しないようにすると共にワード線駆動回路に印
加される電圧をその他の回路に印加される電源電位Ｖｃ
ｃと同じにしてしまう機能を追加した第１実施例の回路
例を示している。第１図において、ＮＡＩは二人力ナン
ド回路、ＩＶＩ〜ＩＶ３は第１〜第３のインバータ、Ｃ
はＭＯＳ型の昇圧用キャパシタ、ＰＴＩ〜ＰＴ３はそれ
ぞれＮチャネルＭＯ８）ランジスタからなる第１〜第３
のプリチャージ用トランジスタ、ＮＡ２は四人カナンド
回路、ＦＦはＣＭＯ３型のフリップフロップ回路である
。即ち、ワード線活性化制御信号ＸＶＬＤおよびワード
線非選択制御信号Ｗ　Ｌ　Ｄ　（ｗｏｒｄ　Ｌｉｎｅ　
Ｄｉｓａｂｌｅ　）は二人カナンド回路ＮＡＩに入力し
、この二人力ナンド回路ＮＡＩの後段に第１のインバー
タＩＶＩが接続され、Ｖｃｃ電源ノードと上記第１のイ
ンバータＩＶＩの出力端との間に第１のプリチャージ用
トランジスタＰＴＩおよび昇圧用キャパシタＣが直列に
接続されている。上記第１のプリチャージ用トランジス
タＰＴＩおよび昇圧用キャパシタＣの直列接続点（昇圧
ノードＢＮ）と接地電位Ｖｓｓとの間に前記フリップフ
ロップ回路ＦＦおよび第２のインバータＩＶ２が接続さ
れている。上記フリップフロップ回路ＦＦの一方の出力
端と接地電位ＶＳＳとの間に第２のプリチャージ用トラ
ンジスタＰＴ２が接続され、第２のインバータＩＶ２の
出力端と接地電位ＶＳＳとの間に第３のプリチャージ用
トランジスタＰＴ３が接続され、これらの各プリチャー
ジ用トランジスタＰＴＩ〜ＰＴ３のゲートに前記プリチ
ャージ信号ＰＲＥが与えられる。一方、ワード線活性化
制御信号ＸＶＬＤ、アドレス信号ＡｉＲおよびＡｊＲ。
ワード線非選択制御信号ＷＬＤは前記四人カナンド回路
ＮＡ２に入力し、この凹入力ナンド回路ＮＡ２の後段に
第３のインバータＩＶ３が接続されている。そして、上
記四人カナンド回路ＮＡ２および第３のインバータＩＶ
３の各出力が対応して前記フリップフロップ回路ＦＦの
一対の入力端に与えられる。
第２図は、第１図中のプリチャージ信号ＰＲＥ。
アドレス信号Ａ　ｉ　ＲおよびＡｊＲ，ワード線活性化
制御信号ＸＶＬＤ、ワード線駆動信号ＷＤＲＶｋのタイ
ミング関係の一例を示している。
上記第１図の回路においては、ます、ブリチャジ信号Ｐ
ＲＥが非活性状態（本例では“Ｌ”レベル）になって各
プリチャージ用トランジスタＰＴＩ〜ＰＴ３がオフ状態
になり、アドレス信号ＡｉＲおよびＡｊＲが確定し、ワ
ード線活性化制御信号ＸＶＬＤが活性化状態（本例では
“Ｈ”しベル）になる。通常の動作時には、ワード線非
選択制御信号ＷＬＤが非活性状態（本例では“Ｈ”レベ
ル）になっており、アドレス信号ＡｉＲおよびＡｊＲが
確定すると共にワード線活性化制御信号ＸＶＬＤが活性
化すると、四人力ナンド回路ＮＡ２および第３のインバ
ータＩＶ３の各出力が確定すると共に第１のインバータ
ＩＶＩの出力が“Ｈ”レベルになり、昇圧ノードＢＮに
は電源電位Ｖｃｃよりも高い昇圧電圧が現われる。これ
により、この昇圧電圧を電源としてフリップフロップ回
路ＦＦおよび第２のインバータＩＶ２が動作し、第２の
インバータＩＶ２から出力する昇圧されたワード線駆動
信号ＷＤＲＶｋがワード線に供給される。これに対して
、バーンイン時には、ワード線非選択制御信号ＷＬＤが
活性状態（本例では“Ｌ”　レベル）になるので、第１
のインバータＩＶＩの出力が“Ｌ″レベルなり、昇圧ノ
ードＢＮは電源電位Ｖｃｃになる。これにより、電源電
位Ｖｃｃを電源としてフリップフロップ回路ＦＦおよび
第２のインバータＩＶ２が動作するが、この時の四人カ
ナンド回路Ｎ、Ａ２の出力レベル“Ｈ”によりフリップ
フロップ回路ＦＦの出力（第２のインバータＩＶ２の入
力）が“Ｈ”レベルになり、この第２のインバータＩＶ
２の出力（ワード線駆動信号Ｗ　Ｄ　ＲＶ　ｌｃ　）は
“Ｌ”　レベルになり、ワード線を選択しない状態にな
る。
即ち、上記第１実施例においては、ワード線駆動回路の
電源を選択的かつ可逆的に変化させる手段を有しており
、バーンイン時にワード線が選択されないようにしてワ
ード線駆動回路に印加される電圧をその他の回路に印加
される電源電位ｖｃｃと同じにし、ワード線にそれ以外
の回路よりも高い電圧が印加されることがないようにし
ている。
これにより、バーンイン時の電圧の上限が、メモリセル
のトランスファゲートの破壊や、昇圧ノードのジャンク
ションブレークダウンで決められなくなり、上記トラン
スファゲート以外の回路を従来よりも高い電圧でバーン
インすることが可能になり、トランスファゲート以外の
回路の破壊やブレークダウンでバーンイン時の電圧の上
限が決まるようになるので、トランスファゲート以外の
回路の不良の収束時間を短縮することが可能になり、バ
ーンインの時間短縮が可能になる。
これにより、例えばゲート酸化膜のバーンイン時の電界
をｌ　Ｍ　Ｖ　／　ｃ　ｍ強めることが可能になったと
すると、ゲート絶縁膜厚が２００人のトランジスタで構
成される回路の場合に電源電位Ｖｃｅを２Ｖ上げること
に相当する。ここで、ゲート絶縁膜破壊のデータ（１９
８５１ＰＲ８，２３ｒｄ、ＡｎｎｕａｌＰｒｏｃｅｅｄ
ｉｎｇｓ、ｐｐ、ｌ−５）によれば、１２５℃程度で電
界をＩ　Ｍ　Ｖ　／　ｃ　ｍ強めることにより３桁の時
間短縮が可能になることが知られている。従って、従来
のバーンインでは２４時間〜４８時間も必要であったと
すれば、１．５〜３分程度の非常に短時間で同じ効果が
得られるようになり（１０００倍以上の効率向上）、こ
の時間短縮の効果は絶大なものである。
第３図および第４図は、それぞれ前記文献；ＩＥＥＥ　
ＪＯＵＲＮＡＬ　ＯＦ　５ＯＬＩＤ−８ＴＡＴＥ　ＣＩ
Ｉ？ＣＵＩＴＳ、　ＶＯＬ。
２４、ＮＯ，５，ｐｐ、１１７０−１１７５　”に記載
されているようなりＲＡＭにおけるワード線昇圧回路お
よびワード線駆動回路に対して、バーンイン時に昇圧機
能を非活性状態にすると共にワード線駆動回路に印加さ
れる電圧をその他の回路に印加される電源電位ＶＣＣと
同じにしてしまう機能を追加した第２実施例、第３実施
例の回路例を示している。
第３図の回路は、第１図の回路と比べて、二人力ナンド
回路ＮＡＩに代えてワード線活性化制御信号ＸＶＬＤが
人力する第４のインバータＩＶ４が用いられ、凹入力ナ
ンド回路ＮＡ２に代えてワド線活性化制御信号ＸＶＬＤ
、アドレス信号ＡｉＲおよびＡｊＲが入力する三入力ナ
ンド回路ＮＡ３が用いられ、Ｖｃｃ電源ノードと昇圧ノ
ードＢＮとの間にＮチャネルＭＯ８）ランジスタからな
るバーンインスイッチ用トランジスタＳＴＩが接続され
、このバーンインスイッチ用トランジスタＳＴＩのゲー
トにワード線非昇圧制御信号Ｗ　Ｌ　Ｂ　Ｄ　（ｗｏｒ
ｄ　Ｌｉｎｅ　Ｂｏｏｔ　Ｄｉｓａｂｌｅ）が与えられ
ている点が異なり、その他は同じであるので同じ符号を
付している。
上記第３図の回路においては、まず、プリチャージ信号
ＰＲＥが“Ｌ”レベルになって各プリチャージ用トラン
ジスタＰＴＩ〜ＰＴ３がオフ状態になり、アドレス信号
ＡｉＲおよびＡｊＲが確定し、ワード線活性化制御信号
ＸＶＬＤが“Ｈ“レベルになる。通常の動作時には、ワ
ード線非昇圧制御信号ＷＬＢＤが非活性状態（本例では
“Ｌ”レベル）になってバーンインスイッチ用トランジ
スタＳＴＩがオフ状態になっており、アドレス信号Ａｉ
ＲおよびＡｊＲが確定すると共にワード線活性化制御信
号ＸＶＬＤが活性化すると、三入力ナンド回路ＮＡ３お
よび第３のインバータＩＶ３の各出力が確定すると共に
第１のインバータＩＶＩの出力が“Ｈ”　レベルになり
、昇圧ノードＢＮには電源電位Ｖｃｃよりも高い昇圧電
圧が現われ、この昇圧電圧を電源としてフリップフロッ
プ回路ＦＦおよび第２のインバータＩＶ２が動作する。
これに対して、バーンイン時には、ワード線非非昇圧制
御信号ＷＬＢＤが活性状態（本例では、Ｖ　ｃｃ　＋Ｖ
　ＴＨレベル以上；ｖｏＨはバーンインスイツチ用トラ
ンジスタＳＴＩの閾値電圧）になってバーンインスイッ
チ用トランジスタＳＴ１がオンになり、昇圧ノードＢＮ
は電源電位Ｖｃｃに固定されるので、第１のインバータ
ＩＶＩの出力が“Ｈ″レベルなっても電荷は全て電源電
位ＶＣＣに逆流する。そして、この電源電位ＶＣＣを電
源としてフリップフロップ回路ＦＦおよび第２のインバ
ータＩＶ２が動作し、この時の三人カナンド回路ＮＡ３
および第３のインバータＩＶ３の出力に応じてフリップ
フロップ回路ＦＦが駆動され、このフリップフロップ回
路ＦＦの出力が第２のインバータＩＶ２で反転された出
力によりワード線が駆動されるようになる。
第４図の回路は、第３図の回路と比べて、バーンインス
イッチ用トランジスタＳＴＩに代えて昇圧用キャパシタ
Ｃに並列にＮチャネルＭＯＳトランジスタからなるバー
ンインスイッチ用トランジスタＳＴ２が接続され、この
バーンインスイッチ用トランジスタＳＴ２のゲートにワ
ード線非昇圧制御信号ＷＬＢＤが与えられている点が異
なり、その他は同じであるので同じ符号を付している。
この第４図の回路の動作は、前述した第３図の回路とほ
ぼ同様である。
即ち、上記第２実施例、第３実施例においては、ワード
線駆動回路の電源を選択的かつ可逆的に変化させる手段
を有しており、バーンイン時に、ワード線は選択するが
ワード線昇圧機能を非活性状態にしてワード線駆動回路
に印加される電圧をその他の回路に印加される電源電位
Ｖｃｃと同じにしてしまうようにし、バーンイン時にワ
ード線にそれ以外の回路よりも高い電圧が印加されるこ
とがないようにしている。この場合、バーンイン時のワ
ード線は、Ｖｃｃあるいはｖｃｅ　　ＶＴＩＩ　（ＭＯ
Ｓ　）ランジスタの閾値電圧）などの電位になり、前述
した第１実施例とほぼ同様の効果が得られる。
なお、ＤＲＡＭによっては出力バッファも昇圧電圧で動
作させており、このようなりＲＡＭに対しても、上記第
２実施例、第３実施例に準じた回路で対応することが容
易である。即ち、第５図および第６図は、ＤＲＡＭの出
力バッファ用の昇圧回路の昇圧機能を可逆的に変化させ
る手段を有し、バーンイン時に、出力バッファ昇圧機能
を非活性状態にして出力バッファに印加される駆動信号
電圧をその他の回路に印加される電源電位Ｖｃｃと同じ
にしてしまうようにし、バーンイン時に出力バッファに
それ以外の回路よりも高い電圧が印加されることがない
ようにする機能を追加した第４実施例、第５実施例の回
路例を示している。
第５図および第６図の回路において、Ｐ１〜Ｐ３はＰチ
ャネルＭＯ３）ランジスタ、Ｎ１〜Ｎ１ＢはＮチャネル
ＭＯ５）ランジスタ、Ｃは昇圧用キャパシタ、Ｖｃｃは
電源電位、ＳＳは接地電位、−１］は昇圧回路入力、φ
１１（昇圧回路出力）およびφ、は出力バッファ入力、
Ｄｏｕｔは出力データ、Ｂ　Ｄ　（Ｂｏｏｔ　Ｄｉｓａ
ｂｌｅ）は非昇圧制御（ブートディセーブル）信号であ
る。即ち、第５図の回路は、従来の出力バッファ用の昇
圧回路における昇圧用キャパシタ一端側のＮチャネルト
ランジスタＮ７に並列にＮチャネルトランジスタＮ１３
からなるブートディセーブル用トランジスタが接続され
、このブートディセーブル用トランジスタのゲートにブ
ートディセーブル信号ＢＤが与えられており、この出力
バッファ用の昇圧回路の昇圧ノードＢＮの出力信号が従
来と同様の出力バッファに与えられている。また、第６
図の回路は、従来の出力バッファ用の昇圧回路における
Ｖｃｃ電源ノドと昇圧用キャパシタ他端側のＮチャネル
トランジスタＮ９との間にＰチャネルトランジスタＰ３
からなるブートディセーブル用トランジスタが接続され
、このブートディセーブル用トランジスタのゲートにブ
ートディセーブル信号ＢＤが与えられており、この出力
バッファ用の昇圧回路の昇圧ノードＢＮの出力信号が従
来と同様の出力バッファに与えられている。
上記第５図の回路の通常の動作時には、ブートディセー
ブル信号ＢＤが“Ｌ″レベル状態されてブートディセー
ブル用トランジスタＮ１３がオフ状態になるので、従来
通り昇圧動作が可能になり、（φ１．が“Ｌ”　φ□が
昇圧電圧、φ、が“Ｌ″）の場合にはＤｏｕｔが“１″
になり、（φ１．が“Ｈ”　φ、１が“Ｌ”　φ１．か
“Ｈ”）の場合にはＤｏｕｔが“０”になり、（φ１１
が“Ｈ”　φ１１が“Ｌ”　φ、が“Ｌ”）の場合には
Ｄｏｕｔが高インピーダンス状態になる。これに対して
、バーンイン時には、ブートディセーブル信号ＢＤが（
Ｖ　ｃｃ　＋　Ｖ　Ｔｌルベル以上；　Ｖ　、ｒｕはブ
ートディセーブル用トランジスタＮ１３の閾値電圧）に
されてブートディセーブル用トランジスタＮ　１．３が
オン状態になるので、昇圧用キャパシタＣによって昇圧
ノードＢＮがブートされようとする時にその電荷がブー
トディセーブル用トランジスタＮ１Ｂを通って入力段の
ＰチャネルトランジスタＰ１を経由してＶＣＣ電源ノー
ドへ逃げてしまうようになり、φＨ倍信号昇圧が不可能
になる。
また、第６図の回路の通常の動作時は、ブートディセー
ブル信号ＢＤか“Ｌ”レベル状態にされてブートディセ
ーブル用トランジスタＰ３がオン状態になるので、従来
通り昇圧動作が可能になり、前述した第５図の回路と同
様の動作が行われるが、バーンイン時には、ブートディ
セーブル信号ＢＤがＶＣＣレベルにされてブートディセ
ーブル用トランジスタＰ３がオフ状態になるので、昇圧
用キャパシタＣが昇圧されなくなり、φＨ倍信号昇圧か
不可能になる。
なお、上記各実施例におけるワード線非選択制御信号Ｗ
ＬＤやワード線非昇圧制御信号ＷＬＢＤの供給方法とし
ては、■通常動作時には使用されない専用端子あるいは
専用パッドを通して外部から入力する、■４ＭのＤＲＡ
ＭでＪ　ＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅｓ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉ
ｌ　　；共同電子機器技術委員会）で標準化された性化
状態になっているとテストモードに入るモト（Ｅｌ経マ
イクロデバイス別冊　１９８７．ＮＯ，１，ｐｐ。
１８３−１９６参照）のオプションとしてアドレスキー
コード入力に基ずいてチップ上で生成する方法、■任意
の端子（通常動作時に使用されるものでもよい。）に通
常動作時には使用されない範囲の電圧を外部から入力す
る（例えば電源電位ＶＣＣが５■の場合に７■を入力す
る）方法、■通常動作時に使用される複数の端子に通常
動作時には使用されない順序関係で信号を入力する方法
などが考えられる。
さらに、第６実施例として、ＤＲＡＭにワード線をワー
ド線以外のワード線昇圧回路あるいはワード線駆動回路
から電気的に分離し得る手段、またはミそのワード線に
選択的に電位を与える手段を設け、バーンイン時にワー
ド線とそれ以外の回路とに対して独立に電圧ストレスを
印加するようにしても、ワード線にそれ以外の回路より
も高い電圧が印加されることがないようにすることが可
能になり、ワード線以外の回路を従来より高い電圧でバ
ーンインすることが可能になる。この場合、ワード線の
バーンインとそれ以外の回路のバーンインとを順次行う
ことが可能になり、ワード線のバーンイン時には、全て
のワード線（あるいは通常動作時に選択される本数以上
のワード線）に−斉に例えば直流的な電圧ストレスを印
加する手段（前述した提案のもの）を併用することが可
能になる。ここで、従来のバーンインでは２４時間〜４
８時間も必要であったものが、前述した提案の方法によ
るワード線のバーンインは１．５〜３分程度の非常に短
時間で同じ効果が得られるようになり、また、ワード線
以外の回路のバーンイン時には、前述した第１実施例で
述べたように、１．５〜３分程度の非常に短時間で済む
。従って、第６実施例によれば、上記２種類のバーンイ
ンに要する時間は３〜６分程度であり、従来のバーンイ
ンに要する２４時間〜４８時間と比べて時間短縮の効果
は絶大なものである。また、上記した３〜６分程度のバ
ーンイン時間であれば、ウェーハ状態で複数個のチップ
に対して同時にバーンインを行うことにより、高温仕様
のプローバとプローブカードを用いて電圧ストレスを印
加することが可能になる。この場合、ウェーハ上には電
圧ストレス印加用の補助パッドを設けておくことが容易
である。従って、現在のようにアセンブリが済んでパッ
ケージに収納された最終製品の形態で長時間バーンイン
する必要がなくなり、ウエーノ＼プロセス直後のダイソ
ートの前や後に簡便にバーンインすることが可能になる
。換言すれば、バーンイン装置を大規模に縮小すること
ができ、バーンイン装置の設備投資とその設置場所およ
びテスト時間を節約し、半導体集積回路の製造コストの
大幅な低減を図ることができる。勿論、ウェーハ状態で
電気的、熱的なストレスをかけることができる新規なバ
ーンイン装置は必要になるが、この装置は従来のバーン
イン装置よりもはるかに簡便かつ小型で済み、省スペー
スも可能になる。さらに、冗長回路を備えた半導体集積
回路（メモリなど）では、ウェーハ状態でのバーンイン
をダイソート前に行えば、従来は不良品となっていたバ
ーンインでのスクリーニング分を救済することが可能に
なり、チップの歩留り向上を期待でき、工程の後の方で
の不良を削減できるという面からも大幅なコストダウン
の効果も期待できる。
次に、バーンイン時に、全てのワード線（ある３　］ いは通常動作時に選択される本数以上のワード線）に−
斉に例えば直流的な電圧ストレスを印加する手段（前述
した提案のもの）の回路構成の一例を第７図に示し、そ
の動作について簡単に説明する。
第７図において、５１はメモリセルのＭＯＳ）ランジス
タ、５２はメモリセルのキャパシタ、ＢＬＩはビット線
、５３はビット線プリチャージ用ＭＯ８）ランジスタ、
５４はビット線プリチャージ電源線、５５はこのビット
線プリチャージ電源線５４に接続された通常動作時には
使用されない第１のパッド、ＷＬｌ、ＷＬ２・・・はワ
ード線、５６１．５６２・・・は複数のワード線ＷＬＩ
、ＷＬ２・・・に各対応して一端側が接続され、他端側
か共通接続され、各ゲートにアドレスデコード信号が与
えられるワード線選択用ＭＯＳトランジスタ、５７はこ
の各ワード線選択用ＭＯ８＋−ランジスタ５６１．５６
２・・・の他端側に共通接続された通常動作時には使用
されない第２のパッド、５８はワード線電位昇圧回路、
５９はこのワード線電位昇圧回路５８と前記各ワード線
選択用ＭＯＳトランジスタ５６１．５６２・・・の他端
側との間に接続されたトランスファゲート用ＭＯＳトラ
ンジスタ、ＶＰＬはキャパシタプレート電位、ΦＰＲＥ
はプリチャージ信号、ΦＢＯＯＴは昇圧信号、Φ。、は
トランスファゲート制御信号である。
通常動作時には、トランスファゲート用ＭＯＳトランジ
スタ５９をオン状態に制御し、アドレスデコード信号に
応じてワード線選択用ＭＯ８）ランジスタ５６１．５６
２・・・を選択的にオン状態にする。ワード線のバーン
イン時には、トランスファゲート用ＭＯ８）ランジスタ
５９をオフ状態に制御してワード線をワード線昇圧回路
から電気的に分離し、ワード線選択用ＭＯ５）ランジス
タ５６１．５６２・・・を全てオン状態に制御し、外部
から第２のパッド５７に所望の電圧ストレスを与える。
これにより、各ワード線選択用ＭＯ８Ｉ−ランジスタ５
６１．５６２・・・を介して全てのワード線を駆動する
ことか可能になる。また、ビット線プリチャージ用ＭＯ
８ｈランジスタ５３をオン状態に制御し、外部から第１
のパッド５５に例えば接地電位ＶＳＳを与える。
また、ワード線の他端側に第３のパッド（図示せず）を
接続して形成しておき、ワード線のバーンイン時に、ワ
ード線以外の回路は非動作状態に制御し、外部から第３
のパッドを通じてワード線に所望の電圧ストレスを与え
る、つまり、ワード線に選択的に電圧ストレスを与える
ようにすれば、ワード線のバーンインを簡単に行うこと
が可能になる。
なお、本発明の半導体装置は、内部で昇圧あるいは降圧
された電位を少なくとも１種類は含む複数の電位が回路
ブロックによって使い分けられている半導体装置におい
て、上記複数の電位を選択的かつ可逆的に変化させる手
段を有することを特徴とするものであり、上記各実施例
は、半導体装置がダイナミック型ランダムアクセスメモ
リである場合に、複数の電位のうち第１の電位がワード
線およびワード線駆動回路に印加され、第２の電位が上
記ワード線およびワード線駆動回路以外の回路に印加さ
れる場合であり、かつ、第１の電位を選択的かつ可逆的
に第２の電位と等しく設定し得る手段を有する場合を示
している。
また、上記複数の電位は、■外部から与えられる電源電
位と、これを内部で昇圧した電位とを含む場合（第１実
施例〜第６実施例がこれに相当する。）、■外部から与
えられる電源電位と、これを内部で降圧した電位とを含
む場合、■外部から与えられる電源電位が内部で降圧さ
れた内部電源電位と、これを内部で昇圧した電位とを含
む場合、■外部から与えられる電源電位が内部で降圧さ
れた内部電源電位と、これを内部で降圧した電位とを含
む場合などがある。上記■の場合、例えば、通常動作時
のワード線選択時にワード線に電源電位Ｖｃｃが印加さ
れ、それ以外の回路にはチップ内部で降圧された内部電
源が印加されるＤＲＡＭの場合には、バーンイン時にワ
ード線にそれ以外の回路よりも高い電圧が印加されるこ
とがないようにするために、バーンイン時に内部降圧機
能を非活性状態にしてワード線およびそれ以外の回路の
全体を電源電位Ｖｃｃで動作させるようにすればよい。
また、上記各実施例で述べたようなワード線以外でも、
他の回路の大半と異なる電圧が印加される部分について
、上記ワード線と同様の取扱いが可能になる。
［発明の効果］ 上述したように本発明によれば、バーンイン電圧の上限
がある回路ブロックの破壊や、あるノードのジャンクシ
ョンブレークダウンで決まることを防止し、上記回路ブ
ロック以外の回路ブロックを従来より高い電圧でバーン
インすることが可能になり、この回路ブロックの不良の
収束時間を短縮し、バーンイン時間を大幅に短縮するこ
とが可能になる半導体装置およびそのバーンイン方法を
実現することができる。
【図面の簡単な説明】
第１図は本発明の半導体装置の第１実施例の要部を示す
回路図、第２図は第１図の回路中の各信号のタイミング
関係の一例を示す図、第３図および第４図は本発明の半
導体装置の第２実施例および第３実施例の要部を示す回
路図、第５図および第６図は本発明の半導体装置の第４
実施例および第５実施例の要部を示す回路図、第７図は
本発明の半導体装置の第６実施例の一部を示す回路図で
ある。 ＮＡＩ・・・二人力ナンド回路、ＮＡ２・・・四人カナ
ンド回路、ＮＡ３・・・三人カナンド回路、ＩＶＩ〜Ｉ
Ｖ４・・・第１〜第４のインバータ、ＦＦ・・・フリッ
プフロップ回路、Ｃ・・昇圧用キャパシタ、ＰＴＩ〜Ｐ
Ｔ３・・・第１〜第３のプリチャージ用トランジスタ、
ＳＴ１、ＳＴ２・・・バーンインスイッチ用トランジス
タ、ＢＬＩ・・・ビット線、ＷＬｌ、ＷＢ２・・・ワー
ド線、５１・・・メモリセルのＭＯＳ）ランジスタ、５
２・・・メモリセルのキャパシタ、５３・・・ビット線
プリチャージ用ＭＯＳトランジスタ、５４・・・ビット
線プリチャージ電源線、５５・・・第１のパッド、５６
１．５６２・・・ワード線選択用ＭＯ８）ランジスタ、
５７・・・第２のパッド、５８・・・ワード線電位昇圧
回路、５９・・・トランスファゲート用ＭＯ３）ランジ
スタ、ＸＶＬＤ・・・ワード線活性化制御信号、ＷＬＤ
・・・ワード線非選択制御信号、ＰＲＥ・・・プリチャ
ージ信号、ＡｉＲ，ＡｊＲ・・・アドレス信号、ＸＶＬ
Ｄ・・・ワード線活性化制御信号、ＷＤＲＶｋ・・・ワ
ード線駆動信号、ＷＬＢＤ・・・ワード線非昇圧制御信
号、ｖＰｔ・・・キャパシタプレート電位、ΦＰＲＥ・
・・プリチャージ信号、Φ［１００Ｔ・・・昇圧信号、
Φ叶・・・トランスファゲート制御信号、φ１、・・・
昇圧回路入力、φ１１・・・昇圧回路出力（出力バッフ
ァ入力）、φ、・・・出力バッファ入力、ＢＤ・・・ブ
ートディセーブル信号、Ｎ１３・・・ブートディセーブ
ル用Ｎチャネルトランジスタ、Ｐ３・・・プートディセ
ーブル用Ｐチャネルトランジスタ。 出願人代理人　弁理士　鈴江武彦

Claims (14)

    【特許請求の範囲】
  1. （１）内部で昇圧あるいは降圧された電位を少なくとも
    １種類は含む複数の電位が回路ブロックによって使い分
    けられている半導体装置において、 上記複数の電位を選択的かつ可逆的に変化させる手段 を具備することを特徴とする半導体装置。
  2. （２）前記複数の電位には、外部から与えられる電源電
    位と、これを内部で昇圧した電位とを含むことを特徴と
    する請求項１記載の半導体装置。
  3. （３）前記複数の電位には、外部から与えられる電源電
    位と、これを内部で降圧した電位とを含むことを特徴と
    する請求項１記載の半導体装置。
  4. （４）前記複数の電位には、外部から与えられる電源電
    位が内部で降圧された内部電源電位と、これを内部で昇
    圧した電位とを含むことを特徴とする請求項１記載の半
    導体装置。
  5. （５）前記複数の電位には、外部から与えられる電源電
    位が内部で降圧された内部電源電位と、これを内部で降
    圧した電位とを含むことを特徴とする請求項１記載の半
    導体装置。
  6. （６）前記複数の電位を選択的かつ可逆的に変化させる
    手段は、通常動作時には使用されない端子を含む回路で
    構成されていることを特徴とする請求項１乃至５のいず
    れか１項に記載の半導体装置。
  7. （７）前記複数の電位を選択的かつ可逆的に変化させる
    手段は、通常動作時には使用されない端子に任意の端子
    に信号が入力する、あるいは、通常動作時には使用され
    ない範囲の電圧が入力する、あるいは、通常動作時に使
    用される複数の端子に通常動作時には使用されない順序
    関係で信号が入力することにより起動されることを特徴
    とする請求項１乃至５のいずれか１項に記載の半導体装
    置。
  8. （８）請求項１乃至５のいずれか１項に記載の半導体装
    置はダイナミック型ランダムアクセスメモリであり、前
    記複数の電位のうち第１の電位はワード線およびワード
    線駆動回路に印加され、第２の電位は上記ワード線以外
    の回路に印加されることを特徴とする半導体装置。
  9. （９）請求項１乃至５のいずれか１項に記載の半導体装
    置はダイナミック型ランダムアクセスメモリであり、前
    記複数の電位のうち第１の電位はワード線およびワード
    線駆動回路および出力バッファ回路に印加され、第２の
    電位は上記ワード線以外の回路に印加されることを特徴
    とする半導体装置。
  10. （１０）前記複数の電位を選択的かつ可逆的に変化させ
    る手段は、第１の電位を選択的かつ可逆的に第２の電位
    と等しく設定し得ることを特徴とする請求項８又は９記
    載の半導体装置。
  11. （１１）請求項１乃至５のいずれか１項に記載の半導体
    装置はダイナミック型ランダムアクセスメモリであり、
    そのワード線をワード線昇圧回路あるいはワード線駆動
    回路から電気的に分離し得る手段を有することを特徴と
    する半導体装置。
  12. （１２）請求項１乃至５のいずれか１項に記載の半導体
    装置はダイナミック型ランダムアクセスメモリであり、
    そのワード線に選択的に電位を与える手段を有すること
    を特徴とする半導体装置。
  13. （１３）請求項１乃至５のいずれか１項に記載の半導体
    装置のバーンイン時に、前記複数の電位のうちのいくつ
    かを選択的に変化させ、ある回路ブロックにそれ以外の
    回路ブロックよりも高い電圧が印加されることがないよ
    うにしてバーンインを行うことを特徴とする半導体装置
    のバーンイン方法。
  14. （１４）請求項１１または１２に記載のダイナミック型
    ランダムアクセスメモリのバーンイン時に、ワード線と
    それ以外の回路とに対して独立に電圧ストレスを印加し
    てバーンインを行うことを特徴とする半導体装置のバー
    ンイン方法。
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