JPS60157250A - Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法 - Google Patents
Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法Info
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- JPS60157250A JPS60157250A JP59013713A JP1371384A JPS60157250A JP S60157250 A JPS60157250 A JP S60157250A JP 59013713 A JP59013713 A JP 59013713A JP 1371384 A JP1371384 A JP 1371384A JP S60157250 A JPS60157250 A JP S60157250A
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- 238000000034 method Methods 0.000 title claims abstract description 10
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳダイナミックＲＡＭの欠陥のある酸
化膜を効率よくスクリーニングする方法（ｒｒ ｄ！ｌ
ｆム叡の予ふムー 〔従来技術〕 第１図、第２図はｎチャネルＭＯＳダイナミノりＲＡＭ
のクエハにおける１個のメモリ・セル部の断面図および
その等価回路図である。
化膜を効率よくスクリーニングする方法（ｒｒ ｄ！ｌ
ｆム叡の予ふムー 〔従来技術〕 第１図、第２図はｎチャネルＭＯＳダイナミノりＲＡＭ
のクエハにおける１個のメモリ・セル部の断面図および
その等価回路図である。
第１図において、１はＰ−形のＳｔ基板で、裏面ＫＳｉ
基板端子２を有し、上面にはソース領域。
基板端子２を有し、上面にはソース領域。
ドレイン領域となるＮ＋拡散層３，４が形成さｎている
。５は薄い酸化膜で、Ｎ＋拡散層３，４の中間部にゲー
ト電極６か設けらｊ、また、薄い酸化膜５ＯＮ 拡散層
４と対向する上部に電極７が設けられる。上記１〜５で
ＭＯＳ ）ランタムり８が、また、４，５．７でメモリ
キャパシタ９が構成される。なお、１０はデータ線であ
る。
。５は薄い酸化膜で、Ｎ＋拡散層３，４の中間部にゲー
ト電極６か設けらｊ、また、薄い酸化膜５ＯＮ 拡散層
４と対向する上部に電極７が設けられる。上記１〜５で
ＭＯＳ ）ランタムり８が、また、４，５．７でメモリ
キャパシタ９が構成される。なお、１０はデータ線であ
る。
ダイナミックＲＡＭＫおける最大の故障モードは薄い酸
化膜５の経時破壊による故障であり、そして薄い酸化膜
５のほとんど丁べてかメモリキャパシタ９０部分で占め
らｊている。第１図において、（接地電位をＯ■とした
とき）、電極１は一般的に■ｃ６電位あるいは■、電位
に接続さｊており、Ｓｉ 基板端子２には、マイナス数
Ｖのバイアスが与えらｎている。ダイナミックＲＡＭが
正常動作している時、Ｎ 拡散層４の電位は、メモリ内
容がｒＨＪの時はｖｅｃ、メモリ内容がｒＬＪの時には
Ｖｉｍとなる。したがって、メモリキャパシタ９部分の
薄い酸化膜５には約５０％の確率でＶｅ ６バイアスが
印加さｊる。薄い酸化膜５の経時破壊は、温度とバイア
スによりひき起こさｊ、温度の上昇あるいはバイアスの
増加に伴なって破壊するまでの時間（寿命）が短かくな
る。
化膜５の経時破壊による故障であり、そして薄い酸化膜
５のほとんど丁べてかメモリキャパシタ９０部分で占め
らｊている。第１図において、（接地電位をＯ■とした
とき）、電極１は一般的に■ｃ６電位あるいは■、電位
に接続さｊており、Ｓｉ 基板端子２には、マイナス数
Ｖのバイアスが与えらｎている。ダイナミックＲＡＭが
正常動作している時、Ｎ 拡散層４の電位は、メモリ内
容がｒＨＪの時はｖｅｃ、メモリ内容がｒＬＪの時には
Ｖｉｍとなる。したがって、メモリキャパシタ９部分の
薄い酸化膜５には約５０％の確率でＶｅ ６バイアスが
印加さｊる。薄い酸化膜５の経時破壊は、温度とバイア
スによりひき起こさｊ、温度の上昇あるいはバイアスの
増加に伴なって破壊するまでの時間（寿命）が短かくな
る。
特に、バイアスの効果は著しく、ＩＭＶ／Ｃｍの変化で
寿命が２．７相も変化する。薄い酸化膜５は種々の欠陥
を含むのが常であり、欠陥を含んでいる不良品は短期間
に故障Ｚ起こしてしまう。そのため、ダイナミックＲＡ
Ｍの高品質化のためＫは、これら不良品を除去するスク
リーニング作業が必要となる。
寿命が２．７相も変化する。薄い酸化膜５は種々の欠陥
を含むのが常であり、欠陥を含んでいる不良品は短期間
に故障Ｚ起こしてしまう。そのため、ダイナミックＲＡ
Ｍの高品質化のためＫは、これら不良品を除去するスク
リーニング作業が必要となる。
通常、以下に示−′ｆ２種類のスクリーニング方法がよ
く用いらｎている。
く用いらｎている。
■ウェハの状態において高いｖｅｅ電圧でＲＡＭを動作
させる方法。
させる方法。
この方法は、通常ウェハテスト時に行うが、チップ毎に
バイアスを印加していくので、バイアス印加時間を長く
てることは不可能なｆ）で、十分なスクリーニング効果
？得るために、温度あるいは雷、圧によって故障Ｚ加速
する必要かある。温度による酸化膜破壊故障の加速性は
小さく（活性化エネルギーが０．３ｅｖ）、あまり期待
できない。
バイアスを印加していくので、バイアス印加時間を長く
てることは不可能なｆ）で、十分なスクリーニング効果
？得るために、温度あるいは雷、圧によって故障Ｚ加速
する必要かある。温度による酸化膜破壊故障の加速性は
小さく（活性化エネルギーが０．３ｅｖ）、あまり期待
できない。
一方、バイアスによる酸化膜故障の加速性は、前述の通
り、非常に大きい。しかし、ｖｃｃ？「圧を高くしすぎ
ると酸化膜破壊と関係力ないηを流破壊モードの故障が
発生してしまう欠点がある（現状の６４にピントダイナ
ミックＲＡＭでｉｔ １０ Ｖ程度）。そｎゆえ、Ｖａ
ｃ電圧乞あまり高くできないので、この方法では十分な
スクリーニングが困難であった。
り、非常に大きい。しかし、ｖｃｃ？「圧を高くしすぎ
ると酸化膜破壊と関係力ないηを流破壊モードの故障が
発生してしまう欠点がある（現状の６４にピントダイナ
ミックＲＡＭでｉｔ １０ Ｖ程度）。そｎゆえ、Ｖａ
ｃ電圧乞あまり高くできないので、この方法では十分な
スクリーニングが困難であった。
■最終製品（最終形態に組立てらｎ４．−もの）におい
て、高温、高■。の動作エージング（バーンイン）を行
う方法。
て、高温、高■。の動作エージング（バーンイン）を行
う方法。
この方法は、最終製品にしてから不良品を除去すること
になるので、組立費用か無駄であると同時に、高価なバ
ーンイン装置が必要であり、さらに、人手がかかり、工
程も多くなってしまう欠点かあった。
になるので、組立費用か無駄であると同時に、高価なバ
ーンイン装置が必要であり、さらに、人手がかかり、工
程も多くなってしまう欠点かあった。
この発明は、上記のような従来のものの欠点を除去する
ためになさｔｔたもので、ウェハの状態匠おいて、高電
圧をウェハ裏面から印加することで、欠陥を含んだＭＯ
ＳダイナミックＲＡＭ＋に効率よくスクリーニングしよ
うとするものである。
ためになさｔｔたもので、ウェハの状態匠おいて、高電
圧をウェハ裏面から印加することで、欠陥を含んだＭＯ
ＳダイナミックＲＡＭ＋に効率よくスクリーニングしよ
うとするものである。
以下この発明の実施例について説明する。
ダイナミックＲＡＭＶＣおいてＶａｃＹ ５ Ｖ、 Ｖ
、。
、。
および他の入力端子ケ全て０■とすると、第１図のメモ
リキャパシタ９Ｖｃおいて、電極７のみがＯＶあるいは
５■に固定さｎ、他の全ての電位は浮遊状態となる。し
たがって、この状態でダイナミックＲＡＭ”ｉ高温中に
保持していると、ＰＮ接合リークによりＮ＋拡散層４の
電位が基板電位忙近づいていく、浮遊状態にあるＮ＋拡
散層４の電位℃テ０．１ｇ＋、７５℃で１秒程度である
。
リキャパシタ９Ｖｃおいて、電極７のみがＯＶあるいは
５■に固定さｎ、他の全ての電位は浮遊状態となる。し
たがって、この状態でダイナミックＲＡＭ”ｉ高温中に
保持していると、ＰＮ接合リークによりＮ＋拡散層４の
電位が基板電位忙近づいていく、浮遊状態にあるＮ＋拡
散層４の電位℃テ０．１ｇ＋、７５℃で１秒程度である
。
そこで、この発明においτけ、ウェハテスト時にウェハ
を加熱し、電極７に５Ｖ、ウェハ裏面匠は負のバイアス
を与え、その他の端子は全てＯＶとする。ウェハ裏面か
ら与える負のバイアスは、ＰＮ接合がアバランシェ降服
を起こさない程度の電圧とし、大電流が流ｒることを防
止する。なお、現在市販さｎている６４にピントダイナ
ミックＲＡＭでは、降服電圧は２０Ｖ程度である。
を加熱し、電極７に５Ｖ、ウェハ裏面匠は負のバイアス
を与え、その他の端子は全てＯＶとする。ウェハ裏面か
ら与える負のバイアスは、ＰＮ接合がアバランシェ降服
を起こさない程度の電圧とし、大電流が流ｒることを防
止する。なお、現在市販さｎている６４にピントダイナ
ミックＲＡＭでは、降服電圧は２０Ｖ程度である。
現在広く用いられている薄い酸化膜５のスクリーニング
方法は、１２５℃で数１０時間行うバーンインであるが
、今、１２５℃、Ｖｅｅ＝ ８ Ｖ、２０時間のバーン
インがこの発明でどのように実現さｊるか考えて見る。
方法は、１２５℃で数１０時間行うバーンインであるが
、今、１２５℃、Ｖｅｅ＝ ８ Ｖ、２０時間のバーン
インがこの発明でどのように実現さｊるか考えて見る。
６４にビットダイナミックＲＡＭの薄い酸化膜５は４０
０ Ｘ６度の膜厚となっている。
０ Ｘ６度の膜厚となっている。
したがつ（、Ｖ、、 ＝ Ｓ Ｖのバーンインでは２Ｍ
Ｖ／ａｍ の電界が薄い酸化膜５Ｖｃ印加さｊている。
Ｖ／ａｍ の電界が薄い酸化膜５Ｖｃ印加さｊている。
さて、この発明によるスクリーニングにおいて、印加し
たとすると、薄い酸化膜５に印加されるノ２イアスは、
リーク電流のため約１６Ｖとなり電界は４ＭＶ／ａｍと
なる。したがって、前述したようにバイアスの寿命に与
える変化がＩＭＹＡｍで２，７桁であるからバーンイン
に対する加速性は１０６４＝ ２．５ Ｘ １０’とな
り、２０時間のバーンインは、この発明による０、３秒
のストレス印加と同等のスクリーニング効果となる。た
だし、薄し・酸化膜５Ｋ１６Ｖのバイアスが印加される
までに前述した−ようＫ Ｏ，１秒の時間が必要である
から、結局、０．４秒間、−１７Ｖのバイアスを印加す
る必要がある。
たとすると、薄い酸化膜５に印加されるノ２イアスは、
リーク電流のため約１６Ｖとなり電界は４ＭＶ／ａｍと
なる。したがって、前述したようにバイアスの寿命に与
える変化がＩＭＹＡｍで２，７桁であるからバーンイン
に対する加速性は１０６４＝ ２．５ Ｘ １０’とな
り、２０時間のバーンインは、この発明による０、３秒
のストレス印加と同等のスクリーニング効果となる。た
だし、薄し・酸化膜５Ｋ１６Ｖのバイアスが印加される
までに前述した−ようＫ Ｏ，１秒の時間が必要である
から、結局、０．４秒間、−１７Ｖのバイアスを印加す
る必要がある。
今、７５℃で一１７Ｖのバイアスを印加し瓦とすると２
０時間のバーフィンは、２秒間のストレス印加で実現さ
れる。
０時間のバーフィンは、２秒間のストレス印加で実現さ
れる。
なお、上記実施例では、ｎ−チャネルＭＯ８の場合につ
いて説明したが、ｐ−チャネルＭＯ８の場合でも、同じ
効果が期待でき、この場合にはワエハ裏面から正のバイ
アスン印加ｊｔｌばよ（・。
いて説明したが、ｐ−チャネルＭＯ８の場合でも、同じ
効果が期待でき、この場合にはワエハ裏面から正のバイ
アスン印加ｊｔｌばよ（・。
以上のよう匠この発明は、ＭＯＳダイナミックＲＡＭの
スクリーニングをワエハσ〕裏面から高電圧を印加して
、メモリキャパシタの薄い酸化膜の欠陥のあるもの！破
壊させるようにしたσ）で、薄い酸化膜のうち欠陥のあ
るもののスクーニングをウェハテスト時に短時間に行５
ことができる。したがって、高価なバーフィン装置が不
必要となるばかりではなく、むだな組立て費用が削減で
き、工期の短縮がはかれるという利点がある。
スクリーニングをワエハσ〕裏面から高電圧を印加して
、メモリキャパシタの薄い酸化膜の欠陥のあるもの！破
壊させるようにしたσ）で、薄い酸化膜のうち欠陥のあ
るもののスクーニングをウェハテスト時に短時間に行５
ことができる。したがって、高価なバーフィン装置が不
必要となるばかりではなく、むだな組立て費用が削減で
き、工期の短縮がはかれるという利点がある。
第１図はｎ−チャンネルＭＯＳダイナミックＲＡＭのメ
モリ・セル部の断面図、第２図はその等価回路図である
。 図中、１はＰ−形の８１基板、２はＳｔ 基板端子、３
，４はＮ＋拡散層、５は薄い酸化膜、６はゲート電極、
７は電極、８はＭＯＳ）ランンスタ、９はメモリキャパ
シタ、１０はテーク線である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭５９−０１３７１３号３、補正
をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第６頁３行の「電極７に５ｖ、」を、「ｖｃｃ電
圧に５ｖ、」と補正する。 以上
モリ・セル部の断面図、第２図はその等価回路図である
。 図中、１はＰ−形の８１基板、２はＳｔ 基板端子、３
，４はＮ＋拡散層、５は薄い酸化膜、６はゲート電極、
７は電極、８はＭＯＳ）ランンスタ、９はメモリキャパ
シタ、１０はテーク線である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭５９−０１３７１３号３、補正
をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第６頁３行の「電極７に５ｖ、」を、「ｖｃｃ電
圧に５ｖ、」と補正する。 以上
Claims (1)
- 一導電形の基板の上面に、前記基板と逆導電形のソース
、トンインとなる拡散層を備え裏面忙基板端子を備えた
ＭＯ８）ランジスクと、前記拡散層の一方とその上方に
設けた電極との間匠薄い酸化膜を有するメモリキャパシ
タと！備えｙ、＝ Ｍ ０８ダイナミックＲＡＭのワエ
ノ−において、前記ウェア、の裏面から高電圧を印加し
、前記酸化膜のうち欠陥のあるものを破壊させスクリー
ニングすることを特徴とするＭＯＳダイナミックＲＡＭ
のスクリーニング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013713A JPS60157250A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013713A JPS60157250A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157250A true JPS60157250A (ja) | 1985-08-17 |
Family
ID=11840872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013713A Pending JPS60157250A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157250A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0456254A2 (en) * | 1990-05-11 | 1991-11-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
| US5317532A (en) * | 1991-03-22 | 1994-05-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device having voltage stress testing capability |
| US6967880B2 (en) | 2001-12-21 | 2005-11-22 | Hynix Semiconductor Inc. | Semiconductor memory test device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583248A (en) * | 1978-12-20 | 1980-06-23 | Mitsubishi Electric Corp | Method of estimating quality of gate insulating film |
| JPS5848449A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | Ｍｏｓ型集積回路装置 |
-
1984
- 1984-01-25 JP JP59013713A patent/JPS60157250A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583248A (en) * | 1978-12-20 | 1980-06-23 | Mitsubishi Electric Corp | Method of estimating quality of gate insulating film |
| JPS5848449A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | Ｍｏｓ型集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0456254A2 (en) * | 1990-05-11 | 1991-11-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
| US5428576A (en) * | 1990-05-11 | 1995-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
| US5568436A (en) * | 1990-05-11 | 1996-10-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
| US5317532A (en) * | 1991-03-22 | 1994-05-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device having voltage stress testing capability |
| US6967880B2 (en) | 2001-12-21 | 2005-11-22 | Hynix Semiconductor Inc. | Semiconductor memory test device |
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