JPH02226760A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、集積回路に適した相補形の半導体論理回路に
関する。

Ｂ、従来の技術 従来から、半導体論理回路の基本素子として、ＭＯ８形
電界効果トランジスタ（ＭＯＳＦＥＴ）を基本としたＭ
Ｏ５形ＩＣインバータが知られている。第８図１家、こ
の種のＩＣインバータである抵抗負荷形インバータの等
価回路図を示す、このＩＣインバータは、Ｎチャンネル
ＭＯ８ＦＥＴＩと、そのドレインに直列に接続したプル
アップ抵抗２とから成り、プルアップ抵抗２の一端は電
源端子３に接続され、ＭＯ８ＦＥＴＩのソースは接地端
子４に、ゲートは入力端子５に接続され、さらにＭＯ８
ＦＥＴＩのドレインとプルアップ抵抗２との接続点は出
力端子６に接続されている。

また、第９図は、ＭＯ８形ＩＣインバータであるＥ／Ｄ
形インバータの等価回路図を示す。このＩＣインバータ
は、エンハンスメント形（ノーマルオフ）ＮチャネルＭ
Ｏ８ＦＥＴＩ及びデプレッション形（ノーマルオン）Ｎ
チャネルＭＯ８ＦＥＴ７とを直列接続して電源端子３と
接地端子４間に接続したものから成り、ＮチャネルＭＯ
８ＦＥＴ１のゲートは入力端子５に接続され、そしてＮ
チャネルＭＯ８ＦＥＴＩのドレインとＮチャネルＭＯ３
ＦＥＴ７のソースとの接続点には出力端子６が接続され
ている。

ところで、上述のような抵抗負荷形インバータやＥ／Ｄ
形インバータでは、その入力端子５の入力信号がハイレ
ベルになってＮチャネルＭＯＳＦＥＴ１がオンされると
、プルアップ抵抗２及びＮチャネルＭＯＳＦＥＴ１．あ
るいはＮチャネルＭＯ５ＦＥＴＩ及びＮチャネルＭＯ８
ＦＥＴ７を通して貫通電流が流れ、消費電力及び発熱が
大きくなる問題がある。

特に、抵抗負荷形のインバータでは、高抵抗を得るのに
大きな面積を必要とし、また、Ｅ／Ｄ形インバータにお
いては、異なるスレショールドの２つのタイプＭＯ８Ｆ
ＥＴを利用するため、集積回路には不向きとなる。

そこで、ＩＣ化の容易な相補対称形のインバータが半導
体論理回路の基本素子として主流をなすようになってき
ている。

第１０図は、この種従来のＣＭＯＳインバータの構成図
であり、第１１図はその等価回路図である。

第１１図において、ＣＭＯＳインバータは、エンハンス
メント形のＰチャネルＭＯ８ＦＥＴＩＯとＮチャネルＭ
ＯＳＦＥＴＩＩを相補接続にしたものからなり、Ｐチャ
ネルＭＯＳＦＥＴ１０のソースは電源端子１２に接続さ
れ、ＮチャネルＭＯ８ＦＥＴＩＩのソースは接地端子１
３に接続されている。また、Ｐチャネル及びＮチャネル
ＭＯＳＦＥＴｌ０．１１のゲートは共通にして入力端子
１４に接続され、そして、両ＭＯＩＳＦＥＴＩＯ及び１
１のドレインは出力端子１５に接続されている。

上述のようなＣＭＯＩＩＣは：第１０図に示すようにＮ
形シリコン基板上にそれぞれの領域を拡散することによ
って形成される。

即ち、ＰチャネルＭＯ８ＦＥＴＩＯは、Ｎ形シリコン基
板１６表面で互いに近接して形成したソース・ドレイン
領域となるＰ＋領域１７ａ。

１７ｂと、このｐ”領域１７ａ、１７ｂ間のＮ形シリコ
ン基板上面にゲート酸化膜１８を介して形成したゲート
電極１９とから構成される。そのソース用のＰ＋領域１
７ａはコンタクト電極２０を介して電極端子１２に接続
され、ドレイン用のＰ＋領域１７ｂは、そのドレイン・
コンタクト領域１７ｂ１と接続された共通のコンタクト
電極２１を介して出力端子１５に接続されている。

また、ＮチャネルＭＯ８ＦＥＴＩＩは、Ｎ形シリコン基
板１６に形成したＰウェル領域２２の表面に互いに近接
して形成したソース・ドレイン用のＮ０領域２３ａ、２
３ｂと、このＮ”領域２３ａ。

２３ｂ間のＰウェル領域上面にゲート酸化１１ｇ２４を
介して形成したゲート電極２５とから成る。そのソース
用のＮゝ領域２３ａはコンタクト電極２．６を介して接
地端子１３に接続され、そして、ドレイン用のＮ１領域
２３ｂは、そのドレイン・コンタクト領域２３ｂ１と接
続されたＰチャネルＭＯ８ＦＥＴＩＯと共通のコンタク
ト電極２１を介して出力端子１５に接続されている。ま
た、両ＭＯ８ＦＥＴＩ０．１１のゲート電極１９及び２
５は入力端子１４に接続されている。

上述のように構成された従来のＣＭＯＳインバータにあ
っては、相補対称に接続されたＰチャネル及びＮチャネ
ルＭＯＳＦＥＴｌ０．１１がエンハンスメントタイプで
あるため、入力端子１４に加えられる入力信号が“Ｈ”
又はｌ　Ｌ　ｌ″に変化しても、ＰチャネルＭＯ３ＦＥ
ＴＩＯ及びＮチャネルＭＯ８ＦＥＴＩＩのいずれか一方
がオン、他方がオフし、両方が両時にオンすることがな
い。従って貫通電流が流れることがなく、定常状態での
消費電力はほとんどない。ただし、入力が変化する過渡
状態の時に電力が消費されるが、その消費電力は微々た
るものであるため５発熱が小さく、ＣＭＯ８ＩＣに適し
たものと云える。

Ｃ０発明が解決しようとする課題 しかしながら、上述した従来のＣＭＯ８半導体論理回路
では、ＰチャネルＭＯＳＦＥＴｌ０とＮチャネルＭＯ８
ＦＥＴＩＩとを直列に接続するためにＰチャネルＭＯＳ
ＦＥＴのドレイン・コンタクト領域１７ｂ１及びＮチャ
ネルＭＯＳＦＥＴのドレイン・コンタクト領域２３ｂ１
を設けそれらを共通のコンタクト電極２１で接続する必
要があるため、その分チップ上での占有面積が大きくな
り、集積度が低下するという問題があった。

本発明の技術的課題は、ＣＭＯ８ＩＣにおいてコンタク
ト領域の占有面積を小さくし、より一層の高集積化を可
能にすることにある。

０６課題を解決するための手段 一実施例を示す第１図により本発明を説明すると１本発
明に係る半導体論理回路は、第１導電型キャリア（正孔
）による二重注入形電界効果トランジスタ３１と、第２
導電型キャリア（電子）によるＭＯ８形電界効果トラン
ジスタ３２とを半導体基板３０上に直列接続すると共に
、これら両電界効果トランジスタ３１．３２の接続領域
３４を同一導電型（Ｎ型）にしたものである。

Ｅ１作用 半導体基板３０上に形成された相補形の二重注入形電界
効果トランジスタ３１とＭＯ８電界効果トランジスタ３
２とが同一導電型領域３４で接続されており、従来２カ
所に必要としたコンタクト領域が１ケ所ですみ１面積を
小さくすることが可能になる。

Ｆ、実施例 以下、本発明の実施例を図面に基づいて説明する。

宜ｉｔ− 第１図は、本発明による半導体論理回路の第１の実施例
を示す構成図である。

第１図において、シリコン基板３０ａ上にＳ　ｉ　Ｏ，
膜ａｏｂを形成した＃＠縁性基板３０上には、直列接続
されたＰチャネル二重注入形ＦＥＴ（以下ＰチャネルＤ
ＩＦＥＴという）３１と。

ＮチャネルＭＯ８ＦＥＴ３２が形成されている。

ＰチャネルＤＩＦＥＴ３１は、絶縁性基板３０上に形成
したＰ形導電極性のアノード領域３３と、ＮチャネルＭ
Ｏ８ＦＥＴ３２のドレイン領域を兼ねるＮ０領域（カソ
ード領域）３４を有し、このアノード領域３３とＮ０領
域３４間にはＰ形（又はＮ形）導電極性のチャネル領域
３５が形成され、チャネル領域３５上にはゲート絶縁膜
３６を介してゲート電極３７が形成されている。そして
、アノード領域３３はコンタクト電極３８を介して電源
端子１２に接続され、カソード領域３４は出力端子１５
に、また、ゲート電極３７は入力端子１４にそれぞれ接
続されている。なお、チャネル領域３５をＰ形にしたも
のがＰチャネル蓄積型ＤＩＦＥＴ、Ｎ形にしたものがＰ
チャネル反転形ＤＩＦＥＴである。

ＮチャネルＭＯ８ＦＥＴ３２は、絶縁性基板３０上に形
成したＮ形導電極性のソース領域３９、及びＰチャネル
ＤＩＦＥＴ３１のカソード領域を兼ねるＮ０形のドレイ
ン領域３４とを有し、このＮ１領域３４とソース領域３
９間には、Ｎ形（又はＰ形）導電極性のチャネル領域４
０が形成され、チャネル領域４０の上にはゲート電極４
２が形成されている。また、ソース領域３９はコンタク
ト電極４３を介して接地端子１３に接続され、ゲート電
極４２は入力端子１４に接続されている。

なお、チャネル領域４０＠：Ｐ形にしたものがＰチャネ
ル蓄積型ＭＯ８ＦＥＴ、Ｎ形にしたものがＰチャネル反
転形Ｍ　ＯＳ、Ｆ　Ｅ　Ｔである。

このように構成された半導体論理回路にあっては、Ｐチ
ャネルＤＩＦＥＴ３１のカソードとＮチャネルＭＯ８Ｆ
ＥＴ３２のドレインとが、Ｎ＋領域３４を共通にするか
ら、配線のためのコンタクト電極と接するコンタクト領
域が一つですみ、その分、絶縁性基板３０に対する半導
体論理回路の占有面積を小さくできることになる。

このような構成の半導体論理回路を回路図で示すと第２
図のようになる。

ここで、Ｐチャネル蓄積型二重注入形ＦＥＴについて詳
述する。

第３ＶＡは、多結晶シリコン膜で形成されたＰチャネル
蓄積型二重注入形ＦＥＴの構成図である。

図において、シリコン基板３０ａ上にＳｉｎ。

膜３０ｂを形成してなる絶縁性基板３０上には多結晶シ
リコン膜３９が形成され、その多結晶シリコン膜３９内
に、高濃度Ｐ形不純物を有するアノード領域３３及び高
濃度Ｎ形不純物を有するカソード領域３４が形成されて
いる。アノード領域３３とカソード領域３４間には所定
量のＰ形不純物を注入したチャネル領域３５が形成され
、このチャネル領域３５上にはゲート絶縁膜３６を介し
てゲート電極３７が形成されている。

また、アノード領域３３はコンタクト電極４４を介して
アノード端子４５に接続され、カソード領域３４はコン
タクト電極４６を介してカソード端子４７に接続され、
さらにゲート電極３７はゲート端子４８に接続されてい
る。

このように構成されるＰチャネルＤＩＦＥＴの等価回路
は第４図に示すとおりである。

次に、このように構成されたＰチャネル蓄積型二重注入
形ＦＥＴの動作について第３図〜第５図を参照して説明
する。なお、第５図はアノード接地時のＰチャネルＤＩ
ＦＥＴの電流−電圧特性図である。

ゲート端子４８に負の電圧ｖＧを印加すると。

チャネル領域３５のゲート側表面に正孔を通すチャネル
が形成される。ここで、チャネルを通して移動してきた
正孔がカソード領域３４へ流れ込むためには、チャネル
領域３５とカソード領域３４間にできるＰＮ接合を順バ
イアスする必要があるが、アノード・カソード間電圧が
ＰＮ接合の順方向立ち上がり電圧Ｖｐ以下の時には第５
図に示すように電流が流れず、Ｖｐを越えると電流が流
れる。この動作原理はＰチャネルＭＯ８ＦＥＴと同様で
ある。

従って、第１図の半導体論理回路は、電源電圧ｖＤＤが
Ｖｐより大きければ従来のＣＭＯＳインバータと同様に
動作する。このため、貫通電流が流れず、発熱及び消費
電力が小さくなる。

また、ＰチャネルＤＩＦＥＴ３１のカソード領域とＮチ
ャネル３２のドレイン領域とが同じＮ型の導電極性にな
っているため、コンタクト電極で配線する必要がなくな
り、従来のＣＭＯＳインバータに比べてコンタクト領域
が１ケ所になった分だけ面積を小さくでき、高集積化が
可能になる。

裏庭舅工 第６図は、本発明による半導体論理回路の第２の実施例
を示す構成図であり、第１図と同様な部分には同様な符
号（例えば、３１に対しては１３１）を付して異なる部
分を重点に述べる。

即ち、第１図と異なる点は、インバータを構成するＤＩ
ＦＥＴ３１をＮチャネルＤＩＦＥＴ１３１とし、ＭＯ８
ＦＥＴ３２をＰチャネルＭＣｌ５ＦＥＴ１３２として直
列に接続したところにあり、導電極性が逆になっている
ものの、その作用。

効果は第１図の実施性と同様である。

裏直旌匙 第７図は、本発明による半導体論理回路の第３の実施例
を示す構成図である。

第７図において、Ｐ型シリコン基板５０上にＮチャネル
ＭＯ８ＦＥＴ２３２を形成し、その上にＰチャネルＤＩ
ＦＥＴ２３１を形成したものである。

即ち、Ｎチャネ）ＬＩＭＯ８ＦＥＴ２３２は、Ｐ形シリ
コン基板５０の表面に互いに近接して形成したソース、
ドレイン領域となるＮ０領域５１゜５２と、このＮ０領
域５１．５２間のＰ形シリコン基板上面にゲート絶縁膜
５３を介して形成したゲート電極５４とから構成され、
ソース用のＮ０領域５１はコンタクト電極５５を介して
接地端子１３に接続され、さらにゲート電極５４は入力
端子１４に接続されている。

また、ＰチャネルＤＩＦＥＴ２３１は、ＮチャネルＭＯ
８ＦＥＴ２３２上に層ＭＭＡ縁膜５６を介して形成した
。Ｐ形溝電極性のアノード領域５７と、ＮチャネルＭＯ
８ＦＥＴ２３２のドレイン領域５２とコンタクトされて
いるＮ形溝電極性のカソード領域５８と、このアノード
領域５７とカソード領域５８間に形成ルたＰ形又はＮ形
不純物を有するチャネル領域５９とを備える。そして、
ゲート電極はＮチャネルＭＯ８ＦＥＴ２３２のゲート電
極５４と兼用する。さらに、カソード領域５８は出力端
子１５に接続され、また、アノード領域５７はコンタク
ト電極６０を介して電源端子１２に接続されている。

上述のような実施例においては、ＰチャネルＤＩＦＥＴ
２３１をＮチャネルＭＯ８ＦＥＴ２３１上に二重構造で
かつ直列接続して形成することにより、ＮチャネルＭＯ
３ＦＥＴ２３２のドレイン領域５２とＰチャネルＤＩＦ
ＥＴ２３１のカソード領域５８とを同一の導電極性にで
きるため、従来のＣＭＯ５半導体論理回路のようなコン
タクト電極２１（第１０図）と接する２つのコンタクト
領域１７ｂｌ、２３ｂｌが１ケ所となり、さらにゲート
電極５４を共通化できるため、インバータ占有面積をさ
らに小さくでき、高集積化を容易にする。

Ｇ０発明の効果 本発明によれば、相補形の二重注入層電界効果トランジ
スタとＭＯ５電界効果トランジスタとの接続部のコンタ
クト領域が１ケ所ですみ、論理素子成形のための面積を
小さくでき、高集積化が可能になる。

【図面の簡単な説明】

第１図は本発明による半導体論理回路の第１の実施例を
示す構成図、第２図はその等価回路図。 第３図は本発明に用いられる二重注入形ＦＥＴの構成図
、第４図はその等価回路図、第５図は二重注入形ＦＥＴ
の電圧−電流特性図、第６図は本発明による半導体論理
回路の第２の実施例を示す構成図、第７図は本発明によ
る半導体論理回路の第３の実施例を示す構成図、第８図
は従来の抵抗負荷形インバータの等価回路図、第９図は
同じ〈従来のＥ／Ｄ形インバータの等価回路図、第１０
図は従来のＣＭＯＳインバータの構成図、第１１図はそ
の等価回路図である。 ３０：絶縁性基板 ３１：二重注入層電界効果トランジスタ３２：ＭＯＳ電
界効果トランジスタ ３４：Ｎ”領域（カソード領域、ドレイン領域）特許出
願人　　日産自動車株式会社 代理人弁理士　　　永　井　冬　紀 第１図 第３図 第２図 第４図 第５図 第７図 ２３２　Ｎナヤ不ルＭＯ５ＦＥＴ 第６図 第８図 第９図

Claims (1)

【特許請求の範囲】
1. 第１導電型キャリアによる二重注入形電界効果トランジ
   スタと、第２導電型キャリアによるＭＯＳ形電界効果ト
   ランジスタとを半導体基板上に直列接続すると共に、こ
   れら両電界効果トランジスタの接続領域を同一導電型に
   したことを特徴とする半導体論理回路。