JPH04359561A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH04359561A JPH04359561A JP3134548A JP13454891A JPH04359561A JP H04359561 A JPH04359561 A JP H04359561A JP 3134548 A JP3134548 A JP 3134548A JP 13454891 A JP13454891 A JP 13454891A JP H04359561 A JPH04359561 A JP H04359561A
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- 231100000989 no adverse effect Toxicity 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路に関し
、特にラッチアップ保護回路を備えたＣＭＯＳ集積回路
に関するものである。
、特にラッチアップ保護回路を備えたＣＭＯＳ集積回路
に関するものである。
【０００２】
【従来の技術】従来技術によるＰ型ウェル方式のＣＭＯ
Ｓ集積回路について、図３（ａ）を参照して説明する。
Ｓ集積回路について、図３（ａ）を参照して説明する。
【０００３】Ｎ型半導体基板１の表面に、独立したＰ型
ウェル２，３が選択的に形成されている。
ウェル２，３が選択的に形成されている。
【０００４】Ｐ型ウェル２の表面にはＮ＋ 型拡散層４
〜７およびＰ＋ 型拡散層８が選択的に形成されている
。Ｎ＋ 型拡散層４および５に挟まれて、ゲート酸化膜
２２を介してゲート電極１７が形成されている。一方、
Ｎ＋ 型拡散層６および７の間に、ゲート酸化膜２２を
介してゲート電極１８が形成されている。
〜７およびＰ＋ 型拡散層８が選択的に形成されている
。Ｎ＋ 型拡散層４および５に挟まれて、ゲート酸化膜
２２を介してゲート電極１７が形成されている。一方、
Ｎ＋ 型拡散層６および７の間に、ゲート酸化膜２２を
介してゲート電極１８が形成されている。
【０００５】Ｐ型ウェル３の表面にはＮ＋ 型拡散層９
，１０およびＰ＋ 型拡散層１１が形成されている。Ｎ
＋ 型拡散層９および１０の間に、ゲート酸化膜２２を
介してゲート電極１５が形成されている。
，１０およびＰ＋ 型拡散層１１が形成されている。Ｎ
＋ 型拡散層９および１０の間に、ゲート酸化膜２２を
介してゲート電極１５が形成されている。
【０００６】Ｐ型ウェル２および３の間のＮ型半導体基
板１の表面に、独立したＮ＋ 型拡散層１２およびＰ＋
型拡散層１３，１４が形成されている。Ｐ＋ 型拡散
層１３および１４に挟まれて、ゲート酸化膜２２を介し
てゲート電極１６が形成されている。
板１の表面に、独立したＮ＋ 型拡散層１２およびＰ＋
型拡散層１３，１４が形成されている。Ｐ＋ 型拡散
層１３および１４に挟まれて、ゲート酸化膜２２を介し
てゲート電極１６が形成されている。
【０００７】通常ＣＭＯＳ集積回路には、寄生サイリス
タ構造が構造が存在する。何らかの原因でサイリスタル
ープが作動すると、回路内に大電流が流れ続けてアルミ
ニウムなどからなる金属配線が溶断したり、Ｐ−Ｎ接合
が破壊されて集積回路が破損してしまうことがある。
タ構造が構造が存在する。何らかの原因でサイリスタル
ープが作動すると、回路内に大電流が流れ続けてアルミ
ニウムなどからなる金属配線が溶断したり、Ｐ−Ｎ接合
が破壊されて集積回路が破損してしまうことがある。
【０００８】この現象はラッチアップと呼ばれ、ＣＭＯ
Ｓ集積回路の極めて大きな欠点である。一般的に、この
ラッチアップはＣＭＯＳ集積回路の入出力端子に外部か
ら入った外来雑音がトリガとなって発生することが多い
。
Ｓ集積回路の極めて大きな欠点である。一般的に、この
ラッチアップはＣＭＯＳ集積回路の入出力端子に外部か
ら入った外来雑音がトリガとなって発生することが多い
。
【０００９】
【発明が解決しようとする課題】外部から３種類の電位
が供給されるＣＭＯＳ集積回路において、外来雑音によ
るラッチアップのほかに、３種類の電位が供給される順
序に起因してラッチアップが発生することがある。
が供給されるＣＭＯＳ集積回路において、外来雑音によ
るラッチアップのほかに、３種類の電位が供給される順
序に起因してラッチアップが発生することがある。
【００１０】３種類の電源電位を、最高電位（ＶＣＣ）
、中間電位（ＧＮＤ）および最低電位（ＶＳＳ）として
、つぎのような電源の供給順序が考えられる。
、中間電位（ＧＮＤ）および最低電位（ＶＳＳ）として
、つぎのような電源の供給順序が考えられる。
【００１１】■ ＧＮＤおよびＶＣＣが供給されたあ
とでＶＳＳが供給される。
とでＶＳＳが供給される。
【００１２】■ ＧＮＤおよびＶＳＳが供給されたあ
とでＶＣＣが供給される。
とでＶＣＣが供給される。
【００１３】■ ＶＳＳおよびＶＣＣが供給されたあ
とでＧＮＤが供給される。
とでＧＮＤが供給される。
【００１４】これらの電源の供給順序のうち、特に■の
場合にラッチアップが発生し易いという問題がある。
場合にラッチアップが発生し易いという問題がある。
【００１５】つぎに■の場合におけるラッチアップの発
生機構について、図３（ａ）および（ｂ）を参照して説
明する。
生機構について、図３（ａ）および（ｂ）を参照して説
明する。
【００１６】はじめに図３（ａ）に示すように、ＶＣＣ
（正電位）が入力端子１９からＮ＋ 型拡散層１２およ
びＰ＋ 型拡散層１４に供給される。ＧＮＤ（接地電位
）は入力端子２０からＮ＋ 型拡散層４，９およびＰ＋
型拡散層１１に供給される。ＶＳＳ（負電位）は入力
端子２１からＮ＋ 型拡散層７およびＰ＋型拡散層８に
供給される。
（正電位）が入力端子１９からＮ＋ 型拡散層１２およ
びＰ＋ 型拡散層１４に供給される。ＧＮＤ（接地電位
）は入力端子２０からＮ＋ 型拡散層４，９およびＰ＋
型拡散層１１に供給される。ＶＳＳ（負電位）は入力
端子２１からＮ＋ 型拡散層７およびＰ＋型拡散層８に
供給される。
【００１７】なおＮ＋ 型拡散層５，６，１０、Ｐ＋
型拡散層１３およびゲート電極１５〜１８には所定の配
線が接続されることになる。
型拡散層１３およびゲート電極１５〜１８には所定の配
線が接続されることになる。
【００１８】このような電位接続状態のＣＭＯＳ集積回
路においては、Ｎ型半導体基板１の電位はＮ＋ 型拡散
層１２を介してＶＣＣに固定されている。Ｐ型ウェル２
の電位はＰ＋ 型拡散層８を介してＶＳＳに固定されて
いる。Ｐ型ウェル３の電位はＰ＋ 型拡散層１１を介し
てＧＮＤに固定されている。
路においては、Ｎ型半導体基板１の電位はＮ＋ 型拡散
層１２を介してＶＣＣに固定されている。Ｐ型ウェル２
の電位はＰ＋ 型拡散層８を介してＶＳＳに固定されて
いる。Ｐ型ウェル３の電位はＰ＋ 型拡散層１１を介し
てＧＮＤに固定されている。
【００１９】またＰ＋ 型拡散層１４は、Ｎ型半導体基
板１の表面に形成されるＰチャネルＭＯＳＦＥＴのソー
スとなる。Ｎ＋ 型拡散層７はＰ型ウェル２の表面に形
成されるＮチャネルＭＯＳＦＥＴのソースとなる。Ｎ＋
型拡散層９はＰ型ウェル３の表面に形成されるＮチャ
ネルＭＯＳＦＥＴのソースとなる。Ｎ＋ 型拡散層４は
Ｐ型ウェル２の表面に形成されるＮチャネルＭＯＳＦＥ
Ｔのドレインとなる。
板１の表面に形成されるＰチャネルＭＯＳＦＥＴのソー
スとなる。Ｎ＋ 型拡散層７はＰ型ウェル２の表面に形
成されるＮチャネルＭＯＳＦＥＴのソースとなる。Ｎ＋
型拡散層９はＰ型ウェル３の表面に形成されるＮチャ
ネルＭＯＳＦＥＴのソースとなる。Ｎ＋ 型拡散層４は
Ｐ型ウェル２の表面に形成されるＮチャネルＭＯＳＦＥ
Ｔのドレインとなる。
【００２０】つぎに図３（ｂ）に示すように、入力端子
２１をフローティング状態とする。■の場合のようにＧ
ＮＤおよびＶＣＣが供給され、ＶＳＳが供給されていな
い状態にする。このときＰ型ウェル２は固定電位（ＶＳ
Ｓ）に接続されていないのでフローティング状態になっ
て、Ｐ型ウェル２の電位はＧＮＤとＶＣＣとの中間電位
になる。
２１をフローティング状態とする。■の場合のようにＧ
ＮＤおよびＶＣＣが供給され、ＶＳＳが供給されていな
い状態にする。このときＰ型ウェル２は固定電位（ＶＳ
Ｓ）に接続されていないのでフローティング状態になっ
て、Ｐ型ウェル２の電位はＧＮＤとＶＣＣとの中間電位
になる。
【００２１】すなわちＰ型ウェル２の中間電位の値は、
ＶＣＣに固定されるＮ型半導体基板１とＰ型ウェル２と
の間のＰ−Ｎ接合の容量Ｃ１ と、ＧＮＤに固定される
Ｎ＋ 型拡散層４とＰ型ウェル２との間のＰ−Ｎ接合容
量Ｃ２ との容量分割により決定される。
ＶＣＣに固定されるＮ型半導体基板１とＰ型ウェル２と
の間のＰ−Ｎ接合の容量Ｃ１ と、ＧＮＤに固定される
Ｎ＋ 型拡散層４とＰ型ウェル２との間のＰ−Ｎ接合容
量Ｃ２ との容量分割により決定される。
【００２２】ここでＰ型ウェル２の電位がＰ型ウェル２
およびＮ＋ 型拡散層４からなるＰ−Ｎ＋ 接合ダイオ
ードのビルトインポテンシャル以上になると、Ｎ＋ 型
拡散層４からＰ型ウェル２に多量のエレクトロンが注入
し、これがトリガーとなってＶＣＣ−ＧＮＤ間にラッチ
アップが発生する。
およびＮ＋ 型拡散層４からなるＰ−Ｎ＋ 接合ダイオ
ードのビルトインポテンシャル以上になると、Ｎ＋ 型
拡散層４からＰ型ウェル２に多量のエレクトロンが注入
し、これがトリガーとなってＶＣＣ−ＧＮＤ間にラッチ
アップが発生する。
【００２３】このようなＣＭＯＳ集積回路では、電源の
供給順序を指定するなどの対策が講じられており、その
使用上の制約が多いという問題がある。
供給順序を指定するなどの対策が講じられており、その
使用上の制約が多いという問題がある。
【００２４】本発明の目的は、最高電位および中間電位
を供給したあとで最低電位を供給しても、ラッチアップ
が発生しないＣＭＯＳ集積回路を提供することにある。
を供給したあとで最低電位を供給しても、ラッチアップ
が発生しないＣＭＯＳ集積回路を提供することにある。
【００２５】
【課題を解決するための手段】本発明のＣＭＯＳ集積回
路は、一導電型半導体基板の一主面に選択的に逆導電型
の第１の拡散層および第２の拡散層が形成され、前記第
２の拡散層の表面に選択的に一導電型の第３の拡散層が
形成され、前記半導体基板は最高電位の入力端子に接続
され、前記第２の拡散層は最低電位の入力端子に接続さ
れ、前記第１の拡散層および前記第３の拡散層は中間電
位の入力端子に接続され、ドレインおよびソースがそれ
ぞれ前記最低電位入力端子および前記中間電位入力端子
と接続されたＮチャネルエンハンスメントＭＯＳＦＥＴ
と、ドレインが前記ＮチャネルエンハンスメントＭＯＳ
ＦＥＴのゲートに接続され、ソースおよびゲートが前記
最低電位入力端子と接続されたＰチャネルエンハンスメ
ントＭＯＳＦＥＴと、ドレイン、ソース、ゲートがそれ
ぞれ前記最高電位入力端子、前記Ｎチャネルエンハンス
メントＭＯＳＦＥＴのゲート、前記最低電位入力端子と
接続されたＮチャネルディプリーションＭＯＳＦＥＴと
を備えたものである。
路は、一導電型半導体基板の一主面に選択的に逆導電型
の第１の拡散層および第２の拡散層が形成され、前記第
２の拡散層の表面に選択的に一導電型の第３の拡散層が
形成され、前記半導体基板は最高電位の入力端子に接続
され、前記第２の拡散層は最低電位の入力端子に接続さ
れ、前記第１の拡散層および前記第３の拡散層は中間電
位の入力端子に接続され、ドレインおよびソースがそれ
ぞれ前記最低電位入力端子および前記中間電位入力端子
と接続されたＮチャネルエンハンスメントＭＯＳＦＥＴ
と、ドレインが前記ＮチャネルエンハンスメントＭＯＳ
ＦＥＴのゲートに接続され、ソースおよびゲートが前記
最低電位入力端子と接続されたＰチャネルエンハンスメ
ントＭＯＳＦＥＴと、ドレイン、ソース、ゲートがそれ
ぞれ前記最高電位入力端子、前記Ｎチャネルエンハンス
メントＭＯＳＦＥＴのゲート、前記最低電位入力端子と
接続されたＮチャネルディプリーションＭＯＳＦＥＴと
を備えたものである。
【００２６】また、前記ＰチャネルエンハンスメントＭ
ＯＳＦＥＴの代りに抵抗を備え、該抵抗の一端をＮチャ
ネルエンハンスメントＭＯＳＦＥＴのゲートに、他端を
最低電位入力端子に接続されたものである。
ＯＳＦＥＴの代りに抵抗を備え、該抵抗の一端をＮチャ
ネルエンハンスメントＭＯＳＦＥＴのゲートに、他端を
最低電位入力端子に接続されたものである。
【００２７】
【実施例】本発明の第１の実施例について、図１を参照
して説明する。
して説明する。
【００２８】図３（ａ），（ｂ）と共通の部分について
は、説明は省略する。
は、説明は省略する。
【００２９】図１に示すように、ＶＣＣ（＋５Ｖ）は入
力端子１９よりＮ＋ 型拡散層１２およびＰ＋ 型拡散
層１４に供給される。ＧＮＤ（０Ｖ）は入力端子２０か
らＮ＋ 型拡散層４，９およびＰ＋ 型拡散層１１に供
給される。 ＶＳＳ（−５Ｖ）は入力端子２１からＮ＋ 型拡散層７
およびＰ＋ 型拡散層８に供給される。
力端子１９よりＮ＋ 型拡散層１２およびＰ＋ 型拡散
層１４に供給される。ＧＮＤ（０Ｖ）は入力端子２０か
らＮ＋ 型拡散層４，９およびＰ＋ 型拡散層１１に供
給される。 ＶＳＳ（−５Ｖ）は入力端子２１からＮ＋ 型拡散層７
およびＰ＋ 型拡散層８に供給される。
【００３０】さらにラッチアップ防止回路として、つぎ
の３つのＭＯＳＦＥＴが接続されている。
の３つのＭＯＳＦＥＴが接続されている。
【００３１】■ ドレイン、ソースがそれぞれＶＳＳ
入力端子２１、ＧＮＤ入力端子２０と接続したＮチャネ
ルエンハンスメントＭＯＳＦＥＴＮＥ。
入力端子２１、ＧＮＤ入力端子２０と接続したＮチャネ
ルエンハンスメントＭＯＳＦＥＴＮＥ。
【００３２】■ ドレインがＮチャネルエンハンスメ
ントＭＯＳＦＥＴＮＥのゲートと、ドレイン、ゲートが
ＶＳＳ電位入力端子２１と接続したＰチャネルエンハン
スメントＭＯＳＦＥＴＰＥ 。
ントＭＯＳＦＥＴＮＥのゲートと、ドレイン、ゲートが
ＶＳＳ電位入力端子２１と接続したＰチャネルエンハン
スメントＭＯＳＦＥＴＰＥ 。
【００３３】■ ドレイン、ソース、ゲートがそれぞ
れＰチャネル型エンハンスメントＭＯＳＦＥＴＰＥ の
ドレインおよびＮチャネルエンハンスメントＭＯＳＦＥ
ＴＮＥ のゲート、ＶＣＣ入力端子１９、ＶＳＳ入力端
子２１と接続したＮチャネルディプリーションＭＯＳＦ
ＥＴＮＤ 。
れＰチャネル型エンハンスメントＭＯＳＦＥＴＰＥ の
ドレインおよびＮチャネルエンハンスメントＭＯＳＦＥ
ＴＮＥ のゲート、ＶＣＣ入力端子１９、ＶＳＳ入力端
子２１と接続したＮチャネルディプリーションＭＯＳＦ
ＥＴＮＤ 。
【００３４】ＮＥ 、ＰＥ 、ＮＤ がレシオ回路を構
成し、それぞれのゲート、ソース、ドレインが節点２３
で接続されている。
成し、それぞれのゲート、ソース、ドレインが節点２３
で接続されている。
【００３５】つぎに本実施例の動作について説明する。
【００３６】ＶＣＣ入力端子１９、ＧＮＤ入力端子２０
にはそれぞれＶＣＣ（＋５Ｖ）、ＧＮＤ（０Ｖ）が供給
され、ＶＳＳ入力端子２１にはＶＳＳ（−５Ｖ）が供給
されていない場合について説明する。
にはそれぞれＶＣＣ（＋５Ｖ）、ＧＮＤ（０Ｖ）が供給
され、ＶＳＳ入力端子２１にはＶＳＳ（−５Ｖ）が供給
されていない場合について説明する。
【００３７】ここで例えばＮチャネルディプリーション
ＭＯＳＦＥＴＮＤ のＶＴ を−３Ｖ、Ｐチャネルエン
ハンスメントＭＯＳＦＥＴＰＥ のＶＴ を−１Ｖ、Ｎ
チャネルエンハンスメントＭＯＳＦＥＴＮＥ のＶＴ
を２Ｖとする。
ＭＯＳＦＥＴＮＤ のＶＴ を−３Ｖ、Ｐチャネルエン
ハンスメントＭＯＳＦＥＴＰＥ のＶＴ を−１Ｖ、Ｎ
チャネルエンハンスメントＭＯＳＦＥＴＮＥ のＶＴ
を２Ｖとする。
【００３８】ＶＳＳ入力端子２１はフローティングであ
るが、課題の項で述べたように、ＶＣＣとＧＮＤとの中
間の電位となる。
るが、課題の項で述べたように、ＶＣＣとＧＮＤとの中
間の電位となる。
【００３９】例えば２．５Ｖになったとすると、Ｎチャ
ネルディプリーションＭＯＳＦＥＴＮＤ はゲートが２
．５ＶなのでＯＮしている。Ｐチャネルエンハンスメン
トＭＯＳＦＥＴＰＥ は、ゲートが２．５ＶなのでＯＦ
Ｆしている。したがって節点２３の電位はＶＣＣレベル
近くとなり、ＮチャネルエンハンスメントＭＯＳＦＥＴ
ＮＥ はＯＮする。
ネルディプリーションＭＯＳＦＥＴＮＤ はゲートが２
．５ＶなのでＯＮしている。Ｐチャネルエンハンスメン
トＭＯＳＦＥＴＰＥ は、ゲートが２．５ＶなのでＯＦ
Ｆしている。したがって節点２３の電位はＶＣＣレベル
近くとなり、ＮチャネルエンハンスメントＭＯＳＦＥＴ
ＮＥ はＯＮする。
【００４０】その結果ＶＳＳ入力端子２１の電位はＧＮ
Ｄ近傍の値に固定され、Ｐ型ウェル２内に形成されたＧ
ＮＤ電位に固定されたＮ＋ 型拡散層４とＰ型ウェル２
との電位はほぼ等しくなる。Ｎ＋ 型拡散層４からのエ
レクトロン注入は起らず、したがってラッチアップの発
生を１００％防止することが可能となる。
Ｄ近傍の値に固定され、Ｐ型ウェル２内に形成されたＧ
ＮＤ電位に固定されたＮ＋ 型拡散層４とＰ型ウェル２
との電位はほぼ等しくなる。Ｎ＋ 型拡散層４からのエ
レクトロン注入は起らず、したがってラッチアップの発
生を１００％防止することが可能となる。
【００４１】つづいてＶＳＳ入力端子２１にＶＳＳ（−
５Ｖ）が供給された時点において、ＭＯＳＦＥＴＮＤ
およびＭＯＳＦＥＴＰＥ のゲート電位はＶＳＳ（−５
Ｖ）に固定され、ＭＯＳＦＥＴＮＤ はＯＦＦし、ＭＯ
ＳＦＥＴＰＥ はＶＴ が−１ＶなのでＯＮする。その
結果、節点２３はＭＯＳＦＥＴＰＥ のＶＴ の一段落
ちた−４Ｖとなる。 ＭＯＳＦＥＴＮＥ のドレイン電位はＶＳＳ（−５Ｖ）
、ソース電位はＧＮＤ（０Ｖ）であるので、ＭＯＳＦＥ
ＴＮＥ のドレインとゲートの電位差は１Ｖとなり、Ｍ
ＯＳＦＥＴＮＥ はＯＦＦする。
５Ｖ）が供給された時点において、ＭＯＳＦＥＴＮＤ
およびＭＯＳＦＥＴＰＥ のゲート電位はＶＳＳ（−５
Ｖ）に固定され、ＭＯＳＦＥＴＮＤ はＯＦＦし、ＭＯ
ＳＦＥＴＰＥ はＶＴ が−１ＶなのでＯＮする。その
結果、節点２３はＭＯＳＦＥＴＰＥ のＶＴ の一段落
ちた−４Ｖとなる。 ＭＯＳＦＥＴＮＥ のドレイン電位はＶＳＳ（−５Ｖ）
、ソース電位はＧＮＤ（０Ｖ）であるので、ＭＯＳＦＥ
ＴＮＥ のドレインとゲートの電位差は１Ｖとなり、Ｍ
ＯＳＦＥＴＮＥ はＯＦＦする。
【００４２】したがって、すべての電位が供給された時
点ではラッチアップ防止回路はＯＦＦ状態となり、本体
のＣＭＯＳ集積回路には何ら悪影響を及ぼさない。
点ではラッチアップ防止回路はＯＦＦ状態となり、本体
のＣＭＯＳ集積回路には何ら悪影響を及ぼさない。
【００４３】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００４４】本実施例では、第１の実施例におけるＰチ
ャネルエンハンスメントＭＯＳＦＥＴＰＥ の代りに一
端をＮチャネルエンハンスメントＭＯＳＦＥＴＮＥ の
ゲートに、他端を最低入力電位端子２１に接続する抵抗
Ｒを用いている。
ャネルエンハンスメントＭＯＳＦＥＴＰＥ の代りに一
端をＮチャネルエンハンスメントＭＯＳＦＥＴＮＥ の
ゲートに、他端を最低入力電位端子２１に接続する抵抗
Ｒを用いている。
【００４５】第１の実施例のようにＭＯＳＦＥＴＮＥ
、ＮＤ のＶＴ を設定することなく、第１の実施例と
同様の効果を得ることができる。
、ＮＤ のＶＴ を設定することなく、第１の実施例と
同様の効果を得ることができる。
【００４６】
【発明の効果】ＣＭＯＳ集積回路にＮチャネルエンハン
スメントＭＯＳＦＥＴ、ＮチャネルディプリーションＭ
ＯＳＦＥＴ、ＰチャネルエンハンスメントＭＯＳＦＥＴ
または抵抗素子を組み合わせたレシオ回路を接続する。 その結果、ＣＭＯＳ集積回路のラッチアップの発生を完
全に防止することができた。
スメントＭＯＳＦＥＴ、ＮチャネルディプリーションＭ
ＯＳＦＥＴ、ＰチャネルエンハンスメントＭＯＳＦＥＴ
または抵抗素子を組み合わせたレシオ回路を接続する。 その結果、ＣＭＯＳ集積回路のラッチアップの発生を完
全に防止することができた。
【００４７】このラッチアップ防止回路により最低電位
入力端子および中間電位入力端子を入力してから、最低
入力端子を入力するまでの間、最低入力端子を中間電位
近傍に固定することができる。さらに電源のすべてが投
入された後は、このラッチアップ防止回路はＣＭＯＳ集
積回路には、何ら悪影響を及ぼさない。
入力端子および中間電位入力端子を入力してから、最低
入力端子を入力するまでの間、最低入力端子を中間電位
近傍に固定することができる。さらに電源のすべてが投
入された後は、このラッチアップ防止回路はＣＭＯＳ集
積回路には、何ら悪影響を及ぼさない。
【図１】本発明の第１の実施例を示すＣＭＯＳ集積回路
の模式断面図である。
の模式断面図である。
【図２】本発明の第２の実施例を示すＣＭＯＳ集積回路
の模式断面図である。
の模式断面図である。
【図３】従来のＣＭＯＳ集積回路を説明する模式断面図
である。
である。
１ Ｎ型半導体基板
２，３ Ｐ型ウェル
４〜７ Ｎ＋ 型拡散層
８ Ｐ＋ 型拡散層
９，１０ Ｎ＋ 型拡散層
１１ Ｐ＋ 型拡散層
１２ Ｎ＋ 型拡散層
１３，１４ Ｐ＋ 型拡散層
１５〜１８ ゲート電極
１９〜２１ 入力端子
２２ ゲート酸化膜
２３ 節点
ＮＥ ＮチャネルエンハンスメントＭＯＳＦＥ
ＴＮＤ ＮチャネルディプリーションＭＯＳＦ
ＥＴＰＥ ＰチャネルエンハンスメントＭＯＳ
ＦＥＴＲ 抵抗
ＴＮＤ ＮチャネルディプリーションＭＯＳＦ
ＥＴＰＥ ＰチャネルエンハンスメントＭＯＳ
ＦＥＴＲ 抵抗
Claims (2)
- 【請求項１】 一導電型半導体基板の一主面に選択的
に逆導電型の第１の拡散層および第２の拡散層が形成さ
れ、前記第２の拡散層の表面に選択的に一導電型の第３
の拡散層が形成され、前記半導体基板は最高電位の入力
端子に接続され、前記第２の拡散層は最低電位の入力端
子に接続され、前記第１の拡散層および前記第３の拡散
層は中間電位の入力端子に接続され、ドレインおよびソ
ースがそれぞれ前記最低電位入力端子および前記中間電
位入力端子と接続されたＮチャネルエンハンスメントＭ
ＯＳＦＥＴと、ドレインが前記Ｎチャネルエンハンスメ
ントＭＯＳＦＥＴのゲートに接続され、ソースおよびゲ
ートが前記最低電位入力端子と接続されたＰチャネルエ
ンハンスメントＭＯＳＦＥＴと、ドレイン、ソース、ゲ
ートがそれぞれ前記最高電位入力端子、前記Ｎチャネル
エンハンスメントＭＯＳＦＥＴのゲート、前記最低電位
入力端子と接続されたＮチャネルディプリーションＭＯ
ＳＦＥＴとを備えたＣＭＯＳ集積回路。 - 【請求項２】 ＰチャネルエンハンスメントＭＯＳＦ
ＥＴの代りに抵抗を備え、該抵抗の一端をＮチャネルエ
ンハンスメントＭＯＳＦＥＴのゲートに、他端を最低電
位入力端子に接続された請求項１記載のＣＭＯＳ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134548A JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134548A JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359561A true JPH04359561A (ja) | 1992-12-11 |
| JP2979716B2 JP2979716B2 (ja) | 1999-11-15 |
Family
ID=15130894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134548A Expired - Lifetime JP2979716B2 (ja) | 1991-06-06 | 1991-06-06 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979716B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237618A (ja) * | 2005-02-24 | 2006-09-07 | Samsung Electronics Co Ltd | 静電放電回路 |
-
1991
- 1991-06-06 JP JP3134548A patent/JP2979716B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237618A (ja) * | 2005-02-24 | 2006-09-07 | Samsung Electronics Co Ltd | 静電放電回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2979716B2 (ja) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |