KR0127269B1 - 밴드갭 차이를 이용한 상보형 모스트랜지스터 - Google Patents
밴드갭 차이를 이용한 상보형 모스트랜지스터Info
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- 239000004065 semiconductor Substances 0.000 claims abstract description 111
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000000295 complement effect Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000005381 potential energy Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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Abstract
내용없음
Description
제1A도는 상보형 모스트랜지스터의 회로도.
제1B도는 제1A도의 레이아웃.
제1C도는 제1B도의 A-A'선을 따른 소자의 단면도.
제2도는 본 발명에 따른 상보형 모스트랜지스터의 구조도.
제3도는 제2도의 밴드 다이어그램.
제4A도 및 제4B도는 각각 본 발명에 따른 다른 실시예 및 다른 실시예를 나타내는 밴드 다이어그램.
*도면의 주요 부분에 대한 부호의 설명*
1:실리콘기판2, 6:밴드갭이 작은 반도체
3, 5:밴드갭이 큰 반도체4:도핑층
7:게이트산화막8:게이트
9, 10:채널11, 13:소스
12, 14:드레인
본 발명은 상보형 모스트랜지스터(CMOS)에 관한 것으로, 특히 밴드갭(band gap) 차이에 의한 두개의 2차원 채널영역과 캐리어공급층을 구비하여, 상보 기능을 갖는 모스트랜지스터에 관한 것이다.
첨부된 도면 제1A도 내지 제1C도는 종래 CMOS 인버터를 나타낸 도면으로, 이를 참조하여 종래기술을 개략적으로 설명하면 다음과 같다.
제1A도는 CMOS 인버터의 회로도로서, 공급전압단(VDD)은 PMOS 트랜지스터와, 출력단(VO) 및 NMOS 트랜지스터를 통해 접지단에 접속되며, 상기 PMOS 트랜지스터 및 NMOS 트랜지스터는 각각의 게이트가 입력단(VI)에 접속된다. 상기 PMOS 트랜지스터 및 NMOS 트랜지스터는 증가형 모스펫(MOSFET)이고, PMOS 트랜지스터의 문턱전압 VTP는 0V보다 작고 NMOS 트랜지스터의 문턱전압 VTn은 0V보다 크다(전형적인 값은 VTp는 -0.5V에서 -1.0V까지, VTn은 0.5V에서 1.0V까지이다). 입력전압 Vt가 접지상태이거나 작은 음전압인 경우에는 PMOS 트랜지스터가 온 상태(이때 PMOS 트랜지스터의 게이트와 접지사이의 전압은 -VDD이고 이것은 VTp보다 더 큰 음전압이다)이고, NMOS 트랜지스터는 오프상태로 된다. 따라서 출력전압 Vo는 거의 VDD(논리레벨 '하이')에 이르게 된다. 입력전압이 양전압인 VDD인 경우는 PMOS 트랜지스터(VGS=0)는 오프 상태로 되고, NMOS 트랜지스터는 온 상태로 된다(VI=VDDVTn). 그러므로 출력전압 Vo는 0V(논리레벨 '로우')로 된다. 이와 같이 CMOS 인버터는 어떤 논리상태에서든지 VDD에서 접지 사이의 직렬통로에서 도통되지 않는 소자 하나가 있게 되어 각각 다른 논리적 상태에서 동작함으로써 상보기능을 갖도록 구성되어졌다.
도면 제1B도는 CMOS 인버터의 레이아웃이며, 제1C도는 A-A'선을 따른 소자의 단면도이다. 도면에 도시된 바와 같이, 종래의 CMOS는 n형 실리콘 기판에 p-웰을 형성한 다음(또는 기판에 n-웰과 p-웰을 각각 형성한 다음), n형 실리콘 기판의 활성영역(또는 n-웰)에는 PMOS 트랜지스터를 형성하고, p-웰에는 NMOS 트랜지스터를 형성하는 방법을 사용하고 있다.
따라서, 종래의 상보형 모스트랜지스터는 PMOS 트랜지스터 및 NMOS 트랜지스터가 각각 형성되어야 하므로, 웨이퍼에서 차지하는 영역이 상당히 크며, 더욱이 PMOS 트랜지스터 및 NMOS 트랜지스터간에는 서로간의 분리를 위하여 필드산화막이 형성되어야 하므로 필드산화막에 의한 집적화 저해 문제 또한 무시할 수 없다. 또한, 종래의 상보형 모스트랜지스터를 만드는 공정 단계는, 통상적인 하나의 모스트랜지스터를 만드는 공정 단계의 2배 정도가 필요하며, 이에 의해 공정 과정이 상당히 복잡하다.
또한, 3차원 채널에 기인된 산란효과로 인해 동작 속도가 떨어지게 되는 문제점이 따른다.
본 발명의 목적은 고집적화에 적합한 구조를 갖는 상보형 모스트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 채널에서의 산란효과를 방지하여 고속 동작을 이루는 상보형 모스트랜지스터를 제공하는데 있다.
본 발명의 일 특징적인 상보형 모스트랜지스터는, 반도체 기판 상에 형성되며 소정의 밴드갭을 갖는 제1반도체층; 상기 제1반도체층 상에 형성되며 상기 제1반도체층과 다른 밴드갭을 갖는 제2반도체층; 상기 제1반도체층과 상기 제2반도체층의 밴드갭 차이에 의해 상기 제1반도체층과 상기 제2반도체층 간의 계면에 형성되는 제1채널영역; 상기 제2반도체층 상에 형성되며 캐리어 공급을 위한 도펀트를 갖는 도핑층; 상기 도핑층 상에 형성되며 상기 제2반도체층과 동일한 밴드갭을 갖는 제3반도체층; 상기 제3반도체층 상에 형성되며 상기 제3반도체층과 다른 밴드갭을 갖는 제4반도체층; 상기 제3반도체층과 상기 제4반도체층의 밴드갭차이에 의해 상기 제3반도체층과 상기 제4반도체층 간의 계면에 형성되는 제2채널영역; 상기 제4반도체층 상부에 형성되는 게이트; 상기 제1채널영역의 일측 및 타측의 상기 제1반도체층 및 제2반도체층에 형성되는 제1소스/드레인 접합영역; 및 상기 제2채널영역의 일측 및 타측의 상기 제3반도체층 및 제4반도체층에 형성되는 제2소스/드레인 접합영역을 포함하여 이루어지며, 상기 게이트에 가해지는 전위에너지에 응답하여 상기 캐리어 공급층으로부터의 캐리어가 상기 제1채널영역 또는 제2채널영역으로 이동하여, 상기 제1채널영역 또는 제2채널영역에서 선택적으로 전류흐름이 발생토록 한다.
본 발명의 다른 특징적인 상보형 모스트랜지스터는, 반도체 기판 상에 형성되며 소정의 밴드갭을 갖는 제1반도체층; 상기 제1반도체층 상에 형성되며 상기 제1반도체층과 다른 밴드갭을 갖는 제2반도체층; 상기 제1반도체층과 상기 제2반도체층의 밴드갭차이에 의해 상기 제1반도체층과 상기 제2반도체층 간의 계면에 형성되는 제1채널영역; 상기 제2반도체층 상에 형성되며 상기 제2반도체층과 다른 밴드갭을 갖는 제3반도체층; 상기 제2반도체층과 상기 제3반도체층의 밴드갭차이에 의해 상기 제2반도체층과 상기 제3반도체층 간의 계면에 형성되는 제2채널영역; 상기 제1채널영역 또는 상기 제2채널영역에 형성되며 캐리어 공급을 위한 도펀트를 갖는 도핑영역; 상기 제3반도체층 상부에 형성되는 게이트; 상기 제1채널 영역의 일측 및 타측의 상기 제1반도체층 및 제2반도체층에 형성되는 제1접합영역; 및 상기 제2채널영역의 일측 및 타측의 상기 제2반도체층 및 제3반도체층에 형성되는 제2접합영역을 포함하여 이루어지며, 상기 게이트에 가해지는 전위 에너지에 응답하여 상기 도핑영역으로부터의 캐리어가 상기 제1채널영역 또는 제2채널영역으로 이동하여, 상기 제1채널영역 또는 제2채널영역에서 선택적으로 전류흐름을 발생토록 한다.
이하, 첨부된 도면 제2도 내지 제4B도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼저, 제2도는 본 발명의 일실시예에 따른 상보형 모스트랜지스터 구조를 나타낸다.
제2도를 참조하면, 본 발명의 일실시예에 따른 상보형 모스트랜지스터는 실리콘기판(1)상에 밴드갭이 작은 반도체층(2)과 밴드갭이 큰 반도체층(3)이 적층되어 그 계면에서 2차원의 제1채널(10)이 형성되고, 상기 제1채널(10)의 일측 및 타측의 반도체층(2, 3)에는 제1소스접합(13) 및 제1드레인접합(14)이 형성된다. 또한, 밴드갭이 큰 반도체층(3)상에는 전자 또는 정공의 캐리어 공급을 위한 도핑층(4)이 형성되고, 도핑층(4)상에는 밴드갭이 큰 반도체층(5)과 밴드갭이 작은 반도체층(6)이 적층되어 그 계면에서 2차원의 제2채널(9)이 형성되고, 상기 제2채널(9)의 일측 및 타측의 반도체층(5, 6)에는 제2소스접합(11) 및 제2드레인 접합(12)이 형성된다. 밴드갭이 작은 반도체(6)상에는 게이트 산화막(7) 및 게이트(8)가 형성된다. 도핑층(4)의 도펀트는 n형 불순물 또는 p형 불순물이 될 수 있으며, 제1 및 제2소스/드레인접합(11, 12, 13, 14)은 도핑층(4)과 반대 도전형인 p형 불순물 또는 n형 불순물이 도핑된다.
앞서, 설명한, 제1A도에 나타난 바와 같이, CMOS 인버터의 출력단은 두개 트랜지스터의 공통 접합에 접속되므로, 제2도에 도시한 바와 같이, 제1소스접합(13)과 제2드레인접합(12)을 공통영역으로 형성하고, 제1드레인접합(14)과 제2소스접합(11)은 서로 분리시켜 어느 한쪽에 공급전압단이 접속되고, 다른 한쪽에 접지전압단이 접속되도록 함으로써, 본 실시예는 CMOS 인버터를 구현하고 있다.
제3도는 상기 제2도의 밴드 다이어그램으로서, 본 발명을 구현하는 물리적 원리인 밴드갭 차이에 의한 전류의 흐름을 이를 통해 살펴본다.
만일, 도핑층(4)의 도펀트가 p형 불순물이고, 접합층(11, 12, 13, 14)의 도펀트가 n형 불순물이라면, 게이트(8)에 양의 전위를 인가할 경우 도핑층(4)의 캐리어 전자가 인가된 전위에 이끌려 제2채널(9)에 이르게 되고, 이에 의해 제2소스(11)에서 제2드레인(12)으로 전류가 흐르게 된다. 역으로 게이트(8)에 음의 전위를 인가할 경우 캐리어인 전자가 밀려 제1채널(10)에 도달하게되고, 이에 의해 제1소스(13)에서 제1드레인(14)으로 전류가 흐르게 되며, 이때 제2채널(9)에는 전류전송에 기여할 캐리어인 전자가 없어 전류가 흐르지 않게 된다. 즉, 인가 전위에 따라 캐리어가 채널영역에 공급 또는 차단되어 채널이 온 또는 오프되게 되는 상보적인 기능을 하게 된다.
이상에서 설명한 바와 같이, 본 일 실시예에 따른 상보형 모스트랜지스터는, 밴드갭이 큰 물질과 밴드갭이 작은 물질의 경계면에서 밴드갭차이에 의한 2차원 채널이 형성되도록 하여, 두개의 2차원 채널을 형성시키고, 두 채널영역 사이에 캐리어 공급을 위한 도핑층을 형성시켜, 게이트에 가해지는 인가 전위 에너지에 따라 캐리어가 두개의 2차원 채널중 어느 한 채널영역에 선택적으로 공급되도록 함으로써, 상보 기능을 갖도록 하는 것이다.
제2도의 구조를 갖는 상보형 모스트랜지스터를 구현하는 방법은 통상의 반도체 프로세스를 사용하여 그 구현이 가능할 것이며, 밴드갭이 작은 반도체(2)의 두께는 1000Å 이상, 밴드갭이 큰 반도체(3, 5)는 100Å 내지 300Å 두께로 형성하고, 도핑층(4)은 수십 Å의 얇은 두께로 형성하며, 최상부의 밴드갭이 작은 반도체(6)는 100Å 내지 300Å 두께로 형성한다.
제4A도 및 제4B도는 각각 본 발명의 다른 실시예 및 또 다른 실시예를 나타내는 밴드 다이어그램으로서, 제4A도는 제2도와 같은 본 발명의 일 실시예와 동일한 구조로 형성하되 캐리어 공급을 위한 도핑층을 제2채널영역에 형성한 상태이고, 제4B도는 캐리어 공급을 위한 도핑층이 제1채널(10)영역에 형성한 상태이다.
따라서, 제4A도의 실시예에서는, 제로(0) 전위가 게이트에 인가되었을때 제2채널(9)로 전류가 흐르게 하고, 음의 전위가 게이트가 인가되었을 때에는 제2채널(9) 영역에 있던 캐리어(전자)가 제1채널(10) 영역으로 밀려 이동하여 제1채널(10)영역에서 전류가 흐르도록 한다.
또한, 제4B도의 실시예에서는, 제로(0) 전위를 게이트에 인가되었을때 제1채널(10)로 전류가 흐르게 하고, 양의 전위가 게이트가 인가되었을 때에는 제1채널(10)영역에 있던 캐리어(전자)가 제2채널(9) 영역으로 이끌려 이동하도록 하여 제2채널(9)영역에서 전류가 흐르도록 한다.
이상에서 설명한 바와 같이, 본 다른 실시예에서 따른 상보형 모스트랜지스터는 밴드갭이 큰 물질과 밴드갭이 작은 물질의 경계면에서 밴드갭차이에 의한 2차원 채널이 형성되도록 하여 두개의 2차원 채널을 형성시키고, 두 채널영역중 어느 한 영역에 캐리어 공급을 위한 도핑층을 형성시켜, 게이트에 가해지는 인가전위 에너지에 따라 캐리어가 두개의 2차원 채널중 어느 한 채널영역에 선택적으로 공급되도록 함으로써, 상보 기능을 갖도록 하는 것이다.
본 발명은 종래기술보다 절반으로 줄어든 소자영역만을 필요로 하므로, 고집적화가 가능하고, 2차원 채널을 이용하게 됨으로써 3차원 채널에 기인된 산란효과를 줄일 수 있어 고속 동작을 이룰 수 있다.
Claims (4)
- 반도체에 기판 상에 형성되며 소정의 밴드갭을 갖는 제1반도체층; 상기 제1반도체층 상에 형성되며 상기 제1반도체층과 다른 밴드갭을 갖는 제2반도체층; 상기 제1반도체층과 상기 제2반도체층의 밴드갭 차이에 의해 상기 제1반도체층과 상기 제2반도체층 간의 계면에 형성된 제1채널영역; 상기 제2반도체층 상에 형성되며 캐리어 공급을 위한 도펀트를 갖는 도핑층; 상기 도핑층 상에 형성되며 상기 제2반도체층과 동일한 밴드갭을 갖는 제3반도체층; 상기 제3반도체층 상에 형성되며 상기 제3반도체층과 다른 밴드갭을 갖는 제4반도체층; 상기 제3반도체층과 상기 제4반도체층의 밴드갭차이에 의해 상기 제3반도체층과 상기 제4반도체층 간의 계면에 형성되는 제2채널영역; 상기 제4반도체층 상부에 형성되는 게이트; 상기 제1채널영역의 일측 및 타측의 상기 제1반도체층 및 제2반도체층에 형성되는 제1접합영역; 및 상기 제2채널영역의 일측 및 타측의 상기 제3반도체층 및 제4반도체층에 형성되는 제2접합영역을 포함하여 이루어진 상보형 모스트랜지스터.
- 제1항에 있어서, 상기 게이트에 가해지는 전위 에너지에 응답하여 상기 도핑층으로부터의 캐리어가 상기 제1채널영역 또는 제2채널영역으로 이동하여, 상기 제1채널영역 또는 제2채널영역에서 선택적으로 전류흐름이 발생토록 하는 상보형 모스트랜지스터.
- 반도체 기판 상에 형성되며 소정의 밴드갭을 갖는 제1반도체층; 상기 제1반도체층 상에 형성되며 상기 제1반도체층과 다른 밴드갭을 갖는 제2반도체층; 상기 제1반도체층과 상기 제2반도체층의 밴드갭 차이에 의해 상기 제1반도체층과 상기 제2반도체층 간의 계면에 형성되는 제1채널영역; 상기 제2반도체층 상에 형성되며 상기 제2반도체층과 다른 밴드갭을 갖는 제3반도체층; 상기 제2반도체층과 상기 제3반도체층의 밴드갭차이에 의해 상기 제2반도체층과 상기 제3반도체층 간의 계면에 형성되는 제2채널영역; 상기 제1채널영역 또는 상기 제2채널영역에 형성되며 캐리어 공급을 위한 도펀트를 갖는 도핑영역; 상기 제3반도체층 상부에 형성되는 게이트; 상기 제1채널영역의 일측 및 타측의 상기 제1반도체층 및 제2반도체층에 형성되는 제1접합영역; 및 상기 제2채널영역의 일측 및 타측의 상기 제2반도체층 및 제3반도체층에 형성되는 제2접합영역을 포함하여 이루어진 상보형 모스트랜지스터.
- 제3항에 있어서, 상기 게이트에 가해지는 전위 에너지에 응답하여 상기 도핑영역으로부터의 캐리어가 상기 제1채널영역 또는 제2채널영역으로 이동하여, 상기 제1채널영역 또는 제2채널영역에서 선택적으로 전류흐름이 발생토록 하는 상보형 모스트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026890A KR0127269B1 (ko) | 1993-12-08 | 1993-12-08 | 밴드갭 차이를 이용한 상보형 모스트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026890A KR0127269B1 (ko) | 1993-12-08 | 1993-12-08 | 밴드갭 차이를 이용한 상보형 모스트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021523A KR950021523A (ko) | 1995-07-26 |
| KR0127269B1 true KR0127269B1 (ko) | 1997-12-29 |
Family
ID=19370258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930026890A KR0127269B1 (ko) | 1993-12-08 | 1993-12-08 | 밴드갭 차이를 이용한 상보형 모스트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0127269B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927414B2 (en) * | 2003-06-17 | 2005-08-09 | International Business Machines Corporation | High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof |
-
1993
- 1993-12-08 KR KR1019930026890A patent/KR0127269B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021523A (ko) | 1995-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| LAPS | Lapse due to unpaid annual fee |