KR960039345A - 입력 보호 회로 및 반도체 집적 회로의 제조 방법 - Google Patents

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Abstract

본 발명은 입력 단자(11)에 전기적으로 접속된 소스, 및 접지선(14)에 전기적으로 접속된 드레인 및 게이트를 가진 제1 MOS FET(3), 입력단자(11)에 전기적으로 접속된 소스, 및 드레인 게이트를 가진 제2 MOS FET(2), 및 전원선(12)에 전기적으로 접속된 소스, 및 제2 MOS FET(2)의 드레인 및 게이트에 전기적으로 접속된 드레인 및 게이트를 가진 제3 MOS FET(1)을 포함하는 입력 보호 회로를 제공한다. 입력 보호 회로는 기생 p-MOS 트랜지스터를 내부 회로와 공유하므로, 더 이상 입력 보호 회로에서만 사용되는 기생 MOS 트랜지스터를 형성할 필요가 없다. 따라서, 입력 보호 회로는 종래의 입력 보호 회로에 비해 포토마스크 사용 단계 수를 줄일 수 있다. 게다가 기생 MOS 트랜지스터를 내부 회로와 공유하면, 소스전압 이상의 전압이 입력 단자에 인가되더라도 입력 단자로부터 전원선으로 전류가 흐르는 것을 방지할 수 있다. 따라서, 정전 파괴에 대한 내성을 증가시키고 신뢰도를 가진 저가의 집적 회로를 제조할 수 있다.

Description

입력 보호 회로 및 반도체 집적 회로의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 제조되는 입력 보호 회로의 회로도.

Claims (8)

  1. 입력 보호 회로에 있어서, 입력 단자(11)에 전기적으로 접속된 소스, 및 접지선(14)에 전기적으로 둘다 접속된 드레인 및 게이트를 가진 제1 MOS FET(3); 및 상기 입력 단자(11)에 전기적으로 접속된 소스, 및 드레인 및 게이트를 가진 제2 MOS FET(2); 및 전원선(12)에 전기적으로 접속된 소스, 및 상기 제2 MOS FET(2)의 드레인 및 게이트에 전기적으로 둘다 접속된 드레인 및 게이트를 가진 제3 MOS FET(1)을 포함하는 것을 특징으로 하는 입력 보호 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 MOS FET(3 및 2)는 저 임계값을 가지는 p-채널 기생 MOS FET인 것을 특징으로 하는 입력 보호 회로.
  3. 제1항에 또는 제2항에 있어서, 상기 제3 MOS FET(1)은 고 임계값을 가지는 n-채널 기생 MOS FET인 것을 특징으로 하는 입력 보호 회로.
  4. 내부 회로(30), 및 상기 내부 회로(30)를 보호하는 입력 보호 회로(25)를 포함하고, 입력들이 상기 입력 보호 회로(25)를 통해 상기 내부 회로(30)으로 전송되는 반도체 집적 회로에 있어서, 상기 내부 회로(30)은 상기 입력 보호 회로(25)와 공유되는 다수의 기생 MOS FET(1, 2 및 3)을 내부에 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 기생 MOS FET(1, 2 및 3)은 상기 내부 회로(30) 내에서 소자 분리용으로서 사용되는 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  6. 반도체 집적 회로를 제조하는 방법에 있어서, 반도체 기판(301)의 활성 영역 상에 질화막(303)을 선택적으로 형성하는 단계; 상기 질화막(303)이 상부에 형성된 영역 이외의 영역에 제1 불순물을 비교적 작은 도우즈량으로 주입하는 단계; 상기 질화막(303)을 마스크로서 사용하여 상기 반도체 기판(301)의 비활성 영역 상에 선택적으로 열 산화에 의해 필드 산화물(306)을 형성하는 단계; 제1 MOS FET(1)이 제조될 영역에서 선택적으로 상기 필드 산화물(306)과 상기 반도체 기판(301) 사이의 인터페이스에 제2 불순물의 제1 이온 주입을 수행하는 단계; 및 상기 제1 MOS FET(1) 및 제2 MOS FET(2)가 제조될 영역 이외의 제3 MOS FET(3)이 제조될 영역에서 선택적으로 상기 필드 산화물(306)과 상기 반도체 기판(301) 사이의 인터페이스에 제3 불순물의 제2 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  7. 제6항에 있어서, 상기 반도체 기판(301)은 p형 실리콘 기판이며, 상기 제1 및 제3 불순물은 p형 불순물이며, 상기 제2 불순물은 n형 불순물인 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 제1 MOS FET(1)은 p채널 MOS FET이며, 상기 제2 MOS FET(2)는 n채널 MOS FET이며, 상기 제3 MOS FET(3)은 비교적 저 임계값을 가지는 n 채널 MOS FET인 것을 특징으로 하는 반도체 집적 회로 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960013330A 1995-04-28 1996-04-27 입력 보호 회로 및 반도체 집적 회로의 제조 방법 KR100212610B1 (ko)

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