KR960032678A - Cmos 회로를 갖춘 반도체 장치와 그 제조 방법 - Google Patents

Cmos 회로를 갖춘 반도체 장치와 그 제조 방법 Download PDF

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신닛뽕세이데쓰 가부시끼가이샤
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Abstract

N 채널 영역과 P 채널 영역을 갖는 반도체 기판과, 상기 N 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제1트랜지스터와, 상기 제1트랜지스터를 상호 고립시키기 위하여 상기 N 채널 영역에 형성되어 제1쉴드 판 전극을 갖는 제1필드 쉴드 소자-고립 구조와, 상기 P 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제2트랜지스터와, 상기 제2트랜지스터를 상호 고립시키기 위하여 상기 P 채널 영역에 형성되어 상기 제1쉴드 판 전극과 전기적으로 연결된 제2쉴드 판 전극을 갖는 제2필드 쉴드 소자-고립 구조로 이루어지는 반도체 장치에 있어서; 상기 제1필드 쉴드 소자-고립 구조가 형성된 상기 N 채널 영역의 필드 영역내에 형성된 각각의 기생 트랜지스터의 스레쉬홀드 전압(VtN)과, 상기 제2필드 쉴드 소자-고립 구조가 형성된 상기 P 채널 영역의 필드 영역내에 형성된 기생 트랜지스터의 스레쉬홀드 전압(VtP)과, 상기 제2쉴드 판 전극과 전기적으로 연결된 제1쉴드 판 전극의 전위(VsP)는 VtN- VtP＞ Vcc- Vss및 VtN＞ VsP- Vss＞ VtP ＋Vcc- Vss를 만족하도록 결정되며, 상기 Vss는 상기 제1트랜지스터의 소오스 전위이고, Vcc는 상기 제2트랜지스터의 소오스 전위이며, Vcc＞ Vss인 반도체 장치가 제공되었다. 또한, 상술한 반도체 장치의 제조 방법에서, 하나 이상의 P 채널 영역과 N 채널 영역의 표면 불순물 농도는 이 영역에 형성된 MOS 트랜지스터의 소정 스레시홀드 전압에 의하여 결정된다.

Description

CMOS 회로를 갖춘 반도체 장치와 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 CMOS 반도체 장치의 평면도

Claims (15)

  1. N 채널 영역과 P 채널 영역을 갖는 반도체 기판과, 상기 N 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제1트랜지스터와, 상기 제1트랜지스터를 상호 고립시키기 위하여 상기 N 채널 영역에 형성되어 제1쉴드 판 전극을 갖는 제1필드 쉴드 소자-고립 구조와, 상기 P 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제2트랜지스터와, 상기 제2트랜지스터를 상호 고립시키기 위하여 상기 P 채널 영역에 형성되어 상기 제1쉴드 판 전극과 전기적으로 연결된 제2쉴드 판 전극을 갖는 제2필드 쉴드 소자-고립 구조를 구비하며; 상기 제1필드 쉴드 소자-고립 구조가 형성된 상기 N 채널 영역의 필드 영역내에 형성된 각각의 기생 트랜지스터의 스레쉬홀드 전압(VtN)과, 상기 제2필드 쉴드 소자-고립 구조가 형성된 상기 P 채널 영역의 필드 영역내에 형성된 기생 트랜지스터의 스레쉬홀드 전압(VtP)과, 상기 제2쉴드 판 전극과 전기적으로 연결된 제1쉴드 판 전극의 전위(VsP)는 VtN- VtP＞ Vcc- Vss,VtN＞ VsP- Vss＞ VtP ＋Vcc- Vss를 만족하도록 결정되며, 상기 Vss는 상기 제1트랜지스터의 소오스 전위이고, Vcc는 상기 제2트랜지스터의 소오스 전위이며, Vcc＞ Vss인 것을 특징으로 하는 반도체 장치
  2. 제1항에 있어서, 상기 제1필드 쉴드 소자-고립 구조가 형성된 상기 N 채널 영역의 필드 영역과, 상기 제2필드 쉴드 소자-고립 구조가 형성된 상기 P 채널 영역의 필드 영역은 상기 제1스레쉬홀드 전압(VtN)과 상기 제2스레쉬홀드 전압(VtN)에 의하여 결정되는 표면 불순물 농도를 가짐을 특징으로 하는 반도체 장치
  3. 제1항에 있어서, 상기 제1필드 쉴드 소자-고립 구조는 상기 기판의 상기 N 채널 영역상에 형성된 제1절연막과 상기 제1절연막상에 형성된 상기 제1쉴드 판 전극을 가지며, 상기 제2필드 쉴드 소자-고립 구조는 상기 기판의 상기 P 채널 영역상에 형성된 제2절연막과 상기 제2절연막상에 형성된 상기 제2쉴드 판 전극을 가지며, 상기 제1 및 제2절연막의 두께는 상기 제1스레쉬홀드 전압(VtN)과 상기 제2스레쉬홀드 전압(VtN)에 의하여 결정됨을 특징으로 하는 반도체 장치
  4. 제1항에 있어서, 상기 Vss는 접지 전위이며, 상기 Vcc는 전원 공급 전위인 것을 특징으로 하는 반도체 장치
  5. 제1항에 있어서, 상기 P1트랜지스터 각각은 NMOS 트랜지스터이며, 상기 제2트랜지스터 각각은 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치
  6. N 채널 영역과 P 채널 영역을 갖는 반도체 기판과, 상기 N 채널 영역에 형성되어 드레인과 소오스를 갖춘 하나 이상의 제1트랜지스터와, 상기 P 채널 영역에 형성되어 드레인과 소오스를 갖춘 하나 이상의 제2트랜지스터와, 상기 제1트랜지스터와 상기 제2트랜지스터를 고립시키기 위하여 상기 P 채널 영역과 상기 N 채널 영역사이의 경계 영역에 형성되며 쉴드 판 전극을 갖는 필드 쉴드 소자-고립 구조를 구비하며; 상기 제1트랜지스터의 상기 소오스 전위는 제1기준 전위(Vss)이고 상기 제2트랜지스터의 상기 소오스 전위는 Vss보다 큰 제2기준 전위 (Vcc)인 경우에, 상기 쉴드 판 전극 아래의 상기 N 채널 영역에 반전층이 형성될 때 상기 제1기준 전위(Vss)로부터 보여진 상기 쉴드 판 전극의 제1전위 VtN와, 상기 쉴드 판 전극 아래의 상기 P 채널 영역에 반전층이 형성될 때 상기 제2기준 전위(Vcc)로부터 보여진 상기 쉴드 판 전극의 제2전위(VtN)는VtN- VtP＞ Vcc- Vss의 조건을 만족하도록 결정되며, 상기 쉴드 판 전극의 전위(VtP)는 상기 VtN와 VtP의 값을 사용하여 VtN＞ VsP- Vss＞ VtP+ Vcc- Vss조건을 만족하도록 결정되어짐을 특징으로 하는 반도체 장치
  7. 제6항에 있어서, 상기 N 채널 영역과 상기 P 채널 영역의 불순물 농도는 상기 제1전위(VtN)와 상기 제2전위(VtP)에 의하여 결정되어짐을 특징으로 하는 반도체 장치
  8. 제7항에 있어서, 상기 N 채널 영역의 표면 불순물 농도는 상기 필드 쉴드 소자-고립 구조 하부의 제1영역에서의 표면 불순물 농도가 상기 제1영역을 제외한 제2영역에서의 표면 불순물 농도보다 더 높음을 특징으로 하는 반도체 장치
  9. 제7항에 있어서, 상기 P 채널 영역의 표면 불순물 농도는 상기 필드 쉴드 소자-고립 구조 하부의 제1영역에서의 표면 불순물 농도가 상기 제1영역을 제외한 제2영역에서의 표면 불순물 농도보다 더 높음을 특징으로 하는 반도체 장치
  10. 제7항에 있어서, 상기 N 채널 영역의 표면 불순물 농도는 상기 필드 쉴드 소자-고립 구조 하부의 제1영역에서의 표면 불순물 농도가 상기 제1영역을 제외한 제2영역에서의 표면 불순물 농도보다 더 높으며, 상기 P 채널 영역의 표면 불순물 농도는 상기 필드 쉴드 소자-고립 구조 하부의 제3영역에서의 표면 불순물 농도가 상기 제3영역을 제외한 제4영역에서의 표면 불순물 농도보다 더 높음을 특징으로 하는 반도체 장치
  11. 제6항에 있어서, 상기 Vss는 접지 전위이며, 상기 Vcc는 전원 공급 전위인 것을 특징으로 하는 반도체 장치
  12. 제6항에 있어서, 상기 제1트랜지스터는 NMOS 트랜지스터이며, 상기 제2트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치
  13. N 채널 영역과 P 채널 영역을 갖는 반도체 기판과, 상기 N 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제1트랜지스터와, 상기 제1트랜지스터를 상호 고립시키기 위하여 상기 N 채널 영역에 형성되어 제1쉴드 판 전극을 갖는 제1필드 쉴드 소자-고립 구조와, 상기 P 채널 영역에 형성되어 드레인과 소오스를 갖춘 복수개의 제2트랜지스터와, 상기 제2트랜지스터를 상호 고립시키기 위하여 상기 P 채널 영역에 형성되어 상기 제1쉴드 판 전극과 전기적으로 연결된 제2쉴드 판 전극을 갖는 제2필드 쉴드 소자-고립 구조와, 상기 제1트랜지스터와 상기 제2트랜지스터를 고립시키기 위하여 상기 P 채널 영역과 상기 N 채널 영역사이의 경계 영역에 형성되어 제3쉴드 판 전극을 갖는 제3필드 쉴드 소자-고립 구조를 구비하며; 상기 제1 및 제2 및 제3쉴드 판 전극은 연속적인 층으로 형성되며, 상기 제1트랜지스터의 상기 소오스 전위는 제1기준 전위(Vss)이고 상기 제2트랜지스터의 상기 소오스 전위는 Vss보다 큰 제2기준 전위(Vcc)인 경우에, 상기 제3쉴드 판 전극 아래의 상기 N 채널 영역에 반전층이 형성될 때 상기 제1기준 전위(Vss)로부터 보여진 상기 쉴드 판 전극의 제1전위(VtN)의 값과, 상기 제3쉴드 판 전극 아래의 상기 P 채널 영역에 반전층이 형성될 때 상기 제2기준 전위(Vcc)로부터 보여진 상기 쉴드 판 전극의 제2전위(VtP)는 VtN- VtP＞ Vcc- Vss의 조건을 만족하도록 결정되며, 상기 쉴드 판 전극의 전위(VsP)는 상기 VtN와 VtP의 값을 사용하여 VtN＞ VsP- Vss＞ VtP ＋Vcc- Vss조건을 만족하도록 결정되어짐을 특징으로 하는 반도체 장치
  14. 반도체 기판의 표면에 N 채널 영역과 P 채널 영역을 형성하는 단계와, 상기 P 채널 영역과 근접한 상기 N 채널 영역의 단부와 상기 N 채널 영역과 근접한 상기 P 채널 영역의 단부의 적어도 일부분에 불순물을 유입시켜 불순물 확산층을 형성하는 단계와, 상기 N 채널 영역과 상기 P 채널 영역에 하나 이상의 N 채널 MOS 트랜지스터와 상기 N 채널 영역에 하나 이상의 P 채널 MOS 트랜지스터를 형성하는 단계로 이루어지는, CMOS 회로를 갖춘 반도체 장치의 제조 방법
  15. 제14항에 있어서, 상기 불순물 확산층 단계에서의 상기 불순물 농도는 상기 불순물이 유입되는 영역내에 형성되는 상기 MOS 트랜지스터의 소정 스레쉬홀드 전압에 의하여 결정됨을 특징으로 하는 CMOS회로를 갖춘 반도체 장치의 제조 방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960003755A 1995-02-17 1996-02-15 Cmos 회로를 갖춘 반도체 장치와 그 제조 방법 KR960032678A (ko)

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